数字逻辑与电路设计-笔记

数字逻辑与电路设计-笔记

・第一章基础知识

・信号概念

・模拟信号：数值随时间连续变化

・数字信号：数值和时间均离散

・数字逻辑电路类型

・记忆功能

・组合逻辑电路

任何时刻的稳定输出仅取决于该时刻的输入，与过去的输入无关

•时序逻辑电路

输出不仅取决于该时刻的输入，也与过去的输入相关

•形式

・集成电路

・分立电路

・器件

・TTL

・CMOS

・数制与转换

•基本要素

•基数：用到的数字符号个数

•位权：用来表示不同数位上数值大小的固定常数值

•表示方法

・并列表示法

普通数字表示法，括号右下角的数字表示进制

・多项式表示法

表示为数位*位权的和的形式

・进制转换

・十进制->R进制

•整数部分：除2取1

・1.短除法

・2.从下到上为高位到低位

・小数部分：乘2取整

・L将小数部分乘2

・2、若整数部分为0则。，为1则1

•3、取位数根据要求精度，未指定则求到第一次为0为止

・二进制<=>8/16进制

・八进制：3位<->1位

•16进制：4位<->1位

・带符号二进制数码

•真值

用+/-表示正负的二进制数称为真值

•机器码

•原码

最高位为符号位，0表示正，1表示负，其后为真值

・小数的原码：整数位表示正负

•反码

符号位不变，若为负数则真值部分按位取反

•小数反码：整数部分为符号位，正数不变，负数全部取反

•整数反码：需要添加符号位

•补码

符号位不变，真值部分操作与反码相同，若为负数在反码揄出上+1（源自反码加法）

・特殊规则：木出的补码是原码

・加法时若符号位产生进位应该舍弃左溢出的位数

・十进制的二进制编码（BCD码）

二进制数自然码8421码2421码5421码余三码

00000000

00011111

00102222

001133330

010044441

010152

011063中

011174间

100085510

10019662

1010107

「前

10111158

1100121069

110113个

111014码

111115

•8421码

・4位二进制码从高到低权值为8,4,2,1

・后6个码为非法码

・加法运算：逢10进1,有进位或出现冗余码时+6调整

•2421码

•4位二进制码从高到低权值为2,4,2,1

・2421码不具备单值性：舍弃重复的更小的码

・2421码是对9的自补编码：m按位取反即可得到（9-m）

•余3码

・8421码+0011形成的无权码（不能通过权值展开表示），每个码都比8421码多3

•正在落在中间10位（相比8421前进3位）

・转为十进制：用8421码减3

•余3码时对9的自补编码

•加法运算：如果有进位，结果+3;如果无进位,结果-3

・可靠性编码

•格雷码

•奇偶校验码

・第二章逻辑代数基础

•电路门

•或门

A

B

a.国际流行b.IEEE标准c.中国标准

•组合：同或门

F二A。B二A•B+AB

A、B取值相同为i,相异为o,与异或门相对，通常用异或^门表示

・逻辑函数表示法

・逻辑表达式

由逻辑变量，与、或、非运算符构成的表达式

•运算规则

名称公式运算规律

0T律A0=0A+l=l

自等律A-1=AA+O=A

变量与常量的关系

重叠律A•A=AA+A=A

互补律A•A=0A+A=l

交换律A•B=B'AA+B=B+A

与普通代数相似

结合律A(B-C)=(A-B)-CA+(B+C)=(A+B)+C

分配律A.(B+C)=AB+ACA+BC=(A+B)(A+C)加对乘的分配律

反演律~AB=A+BA-\-B=AB

合并律AB+AB=A(4+8)(/+7)=4

吸收律A+AB=AA{A+B)=A

1逻辑代数中的特殊

吸收律2A(A+B)=ABA+AB=A+B规律

(A+B)(A+C)(B+C)

冗余律AB+AC+BC=AB+AC

=(A+B)(A+C)

还原律A;=A

•两种逻辑表达式

•与-或表达式

若干与项进行或运算，表示为积相加

・最小项/标准与项(mi)

・定义

•与项中包含了所有变量(变量或反变量)

•每个变量只出现一次

•i的取值规则

•原变量用1表示，反变量用0表示

・依次排列为二进制串，转为十进制即为i

・性质

•任意最小项，有且仅有一种变量取值组合使该最小项的值为1,且不同最小

项对应取值不同

•n个变量的全部最小项相与为1

•相同变量构成的两个不同最小项相乘为0

•n个变量构成的最小项有n个相邻最小项

相邻最小项：只有一个变量相反的最小项

・或-与表达式

若干或项进行与运算，表示为和相乘

・最大项/标准厕(Mi)

・定义：与最小项相同

•i的取值规则：与最小项相同

・性质：

・任意最大项，有且仅有一种取值组合使该项取值为0,且不同项取值不同

•n个变量的全部最大项相与为0

・相同变量构成的两个不同最大项相或为1

•n个变量构成的最大项有n个相邻最大项

•表达式的转换

•代数转换法

・求标准与-或表达式

・将函数表达式变换为T殳与-或表达式

•反复使用X=X(Y+~Y)

・求标准或-与表达式

•将函数表达式变换为一般或-与表达式

・反复使用A=(A+B)(A+~B)

・真值表转换法

•求标准与-或表达式：F=1的取值组合

・求标准或-与表达式：F=0的取值组合

•真值表

依次列出一个逻辑函数所有输入变量取值组合以及对应函数值的表格

・真值表->逻辑表达式

・L找出F=1的逻辑变量取值

・2、把每一组变量写成乘积，不同组相加

.逻辑图

・波形图

・卡诺图

表示逻辑变量所有取值组合的小方格所构成的平面图

•构成：n变量的全部最小项各用一个小方格表示

•二变量卡诺图

•每增加一个变量就在右侧/下侧作对称图形

・对郎由左边/上边的原数字前+0,右边/下边的原数字前+1

・卡诺图是上下、左右代码循环的闭合图形

•几何相邻

・相接：两方格有共同边

•相对：任意一行或一列的两端

•相重：对折起来位置重合

•性质：可以直观地找到相邻最小项进行合并，依据是并项法

・逻辑函数化简

以与或表达式化简为主

•代数化简法

•标准

•与项数最少

»满足上述条件下每个与项中变量数最少

・方法？

•并项法

AB+AB=A

•吸收法

A+AB=A

・消去法

A+AB=A+B

・配项法

A-\=N及A+A=1,

・化为与或表达式

•1、对或-与表达式求对偶，得到与-或表达式

・2、求最简与-或表达式

•3、再次求对偶，得到最简或-与表达式

・卡诺图化简法

•卡诺圈：将相邻最小项的小方格圈在一起进行合并为一个与项

•卡诺圈中同时出现0/1的变量在新与项中被消去

・卡诺圈中的对象必须原变量和反变量成对出现

•质蕴含项（质项）

质蕴含项不是任何其他蕴含项的子集（最大的圈圈）

•必要质蕴含项

若一个质蕴含项包含不被其他任何蕴含项包含的最小项，则为必要质蕴含项

•化简步骤

・1、作出卡诺图

•2、圈出所有质蕴含项

•3、找出所有必要质蕴含项

•4、消除重复项，写出所有必要质蕴含项的和

•列表化简法

・第三章集成门电路和触发器

・电路半导体器件

•双极型集成电路

•晶体管-晶体管电路TTL

・MOS集成电路

•PMOS

・NMOS

・CMOS

•电路门的构成

・晶体三极管

•结构

・NPN型

NPN型

・PNP型

c

PNP型

•三极

•e(Emitter):发射极

•b(Base):基极

•c(Collector):集电极

•开关特性

Fee

C(l_______输出

输入i\i电压

电压p卜'Ic

~~k~~卜，

(a)NPN三极管共发射极开关电路

・静态特性：三极管有截止、放大、饱和三种工作状态

・TTL集成逻辑门电路

・触发器

•定义

一种具有记忆功能的电子器件，由逻辑门加上适当反馈线组成

・现态：输入信号作用前的状态，记作Qn或Q

・次态：输入信号作用后的状态，记作Qn+1

•特点

・由两个互补的输出端Q和~Q

•有两个稳定状态，两个输出端输出相同是不是稳定状态

•在一定输入信号作用下，触发器可以从一个稳定状态转移倒另一个稳定状态，输入信号不

变或消失后触发器状态稳定不变

•分类

•按结构分

・基本RS触发器

•钟控RS触发器

・主从触发器

•边沿触发器

•按功能分

・RS触发器

・JK触发器

•D触发器

•T触发器

•按触发方式分

・电平触发

・脉冲触发

•边沿触发

・描述方法

•功能表

反映了触发器在不同输入下对应的功能（如置0/1）

•状态表

反应在一定输入下，现态和次态之间的转移关系

・激励表

反应触发器从现态转移到某次态对输入信号的要求

•状态图

状态表画成有向图的形式

・卡诺图

状态表画成卡诺图的形式

・基本R-S触发器

直接复位置位触发器的简称

・与非门构成

・组成：由两个与非门交叉耦合构成

・R:置0端/复位端（RESET）

•S:置1端/置位端（SET）

•输入端小圆圈表明取非（低电平/负脉冲有效）

•功能表示

•功能表

RSQn+1功能说明

不

oOd定

O1o置O

1O1置1

不

Q变

・特性

•当输入端连续出现多个脉冲信号，仅第一个信号使触发器反转，可利用此特性消除

机械开关震动引起的尖脉冲信号

・或非门构成

或^门构成基本R-S触发器功能表

RSQ"1功能说明

00Q不变

011置1

100置0

11d不定

・钟控R-S触发器

•组成：由四个与非门，基本R-S触发器+控制门构成

•封装

RQ>

>C

sQ-

•功能表

钟控R-S触发器功能表

RS0一功能说明

00Q不变

011置1

100追0

11d不定

・钟控D触发器

•组成：修改钟控R-S的输入端，消除了状态不确定现象，解决了输入约束问题

QQ

D

•封装

>CQ3——

DQ------------

•功能表

・组成：钟控RS中添加两条反馈线，也可以解决状态不稳定问题

・功能表

钟控J*触发器功能表

JKQn+i功能说明

00Q不变

010置。

101置1

11Q翻转

・钟控T触发器

又称计数触发器

・组成：把J-K触发器的两个输入端JK连接起来，并把连接在一起的输入端用符号T表示

•功能表

钟控T触发器功能表

・主从R-S触发器

•上面为从触发器，下面为主触发器

•主触发器的输出是从触发器的输入

•RD为直接置0端，SD为直接置1端

•注意：主从触发器的时钟反相

・功能：与R-S触发器一致

・第四章组合逻辑电路

・第五章同步时序逻辑电路

•概念

・定义

•电路中有统一的时钟信号

・存储器件采用钟控触发器

・电路状态的改变依赖于输入信号和时钟脉冲信号

・现态和次态是针对某个始终脉冲而言的

CP-F^^._rq—

现态।次态=现态।次态=现7态।次态

・现态：时钟作用前电路的状态

•次态：时钟作用后电路的状态

・按输出对输入关系的依从关系分类

•Mealy型：输出由状态和输入共同决定

•Moore型：输出只由状态决定

・自启动/自恢复：无效状态可以自己转换到有效状态

•挂起：无法自启动/恢复

・描述方法

•逻辑函数表达式

・输出函数表达式

反应电路输出与外部输入、触发器状态的关系

•次态函数表达式

触发器次态与激励函数、现态的关系（与触发器类型相关）

•激励函数表达式

电路输入与电路次态之间的关系

•状态表

状态转移表，表示输入+现态能导出什么样的输出+次态

・Mealy型

次态为+'/输出

y-zyi

oooi/o11/1

0110/000/0

1011/001/0

1100/110/0

Mealy型输出与输入和现态相关，因此次态与输出绑定，一起与输入绑定

・Moore型

Moore型输出只与现态有关，状态由输入和现态决定，因此次态与输入绑定，输出点出成

一列

•状态图

・Mealy型

・输出写在表示输入的箭头上，格式为输入编出

・Moore型

•输出写在表示状态的圈里，格式为状态/输出

•时间波形图

・作图步骤

・1、假设电路初始状态，拟定一输入序列

・2、做出状态和输出响应序列

・3、根据相应序列画出波形图

•时钟端加圈则使下降沿，不加圈则是上升沿

・分析方法

・表格分析法

•判断电路类型和触发器类型

•写出输出函数和激励函数表达式

・根据表达式列出次态真值表

・根据真值表写出状态表和状态图

・描述功能

・代数分析法

・判断电路类型和触发器类型

・写出输出函数和激励函数表达式

・写出次态方程组

・列出状态表和状态图

・描述功能

•常见功能

・模n计数器

•模n可逆计数器

•序列检测器

•可重复序列检测器

・设计方法

・一般步骤

•L形成原始状态图和原始状态表

・确定电路模型

•Mealy型所需状态比Moore型少

•触发器数量可能一致

・设立初始状态

・根据需要记忆的信息增加新的状态

・确定各时刻电路的输出

・作出原始状态表

・2、状态化简，求得最小化状态表

・n个状态所需触发器数量为m,满足关系：2^m>=n>2A(m-1)

・等效状态

・等效对(Si,Sj)

对于所有可能的输入序列，分别从状态Si和Sj出发，所得到的输出响应序列完全

相同，记作(Si,Sj)为等效对

・判断方法：在一位输入的各种取值组合满足

•输出相同

・次态满足下列情况之一

•相同

•交错或为各自的现态

・次态循环或为等效对

・等效类：若干彼此等效的状态构成的集合

等效类是一个广义的概念，两个状态或多个状态均可以组成一个等效类，甚至一个

状态也可以称为等效类，因为任何状态和它自身必然是等效的

・最大等效类：不被任何别的等效类所包含的等效类

•化简状态的过程就是寻找出所有最大等效类，每个最大等效类为一个状态

・化简方法：隐含表法

・隐含表定义

・形如对角线砍半的矩阵

•横向和纵向的网格数等于n-1

•横向从左到右依次标上原状态表中的前n-1个状态

•纵向从上到下依次标上原状态表中的后n-1个状态

•解题步骤

・1、作隐含表

・2、寻找等效对

・先I砺比较：从上到下，从左^右地比较

•直接判断：打V/x

•与其他状态相关：填上相关的状态对

・再关联比较：指对那些在顺序比较时尚未确定是否等效的状态对作进一步

检查。直到判别出状态对等效或不等效为止

・3、求出最大等效类

•3、状态编码，得到二进制状态表

•状态编码长度为m,最小状态表的状态数为N,满足关系：2^m>=N>2人口-1)

•分配方法：相邻分配法

•次态相同，现态相邻

•同一现态，次态相邻

»输出相同，现态相邻

・一般将初始状态分配为0

•上述规则优先级从高至低

•进行状态分配时可以用卡诺图作为显示工具（方便看出相邻关系）

・4、选定触发器类型（根据题目要求），求出激励函数和输出函数的最简表达式

・根据功能表和现态确定激励

・把激励作为变量，画出现态、输入的卡诺图并求出最简

•5、画出逻辑电路图

・第六章异步时序逻辑电路

•特点

•电路的记忆功能可以由触发器实现，也可以由延时+反馈实现

•电路中没有统一的同步时钟脉冲信号

•无论输入信号是电平还是脉冲，都有约束条件

・脉冲异步时序电路

•信号端要求

•引起触发器状态变化的脉冲信号是由输入端直接提供的（无时钟）

・输入变量X为脉冲信号

•输入脉冲的宽度必须保证触发器可靠反转

・必须在前一个脉冲结束后，后一个脉冲才能到来

・不允许两个及以上的输入端同时出现脉冲

•分析

•分析方法与同步时序大致相同

•异步没有时钟信号，需要单独列出

•时钟信号用上跳/下跳表示，只有在满足条件的情况下才反转

・异步多输入情况只有N种，比同步更少

•设计

・形成原始状态图/表时只用考虑多个输入中一个为1的情况（n种情况）

・电平异步时序电路

・理解

•脉冲信号是特殊的电平信号

电平信号在短时间内的两次变化便形成了脉冲

•触发器是逻辑门+反馈电路构成，解构就可以得到电平异步时序逻辑电路

・电平异步时序的记忆功能是由反馈电路中的延时元件实现的

・延时+反馈可以实现记忆功能

・电路中一般不用专门插入延迟元件，而是利用电路本身固有的分布延迟在反馈回路中

的“集总"

•Yl,Y2,...,Yr:激励状态

・yl,y2，…,yr：二次状态（运算出来再反馈回去的状态）

•特点

•稳定状态下，激励状态与二次状态相同

•输入信号的依次变化可能引起二次状态的多次变化（多次循环变化后才稳定）

・电路转换过程中存在稳定状态和三畸定状态

•稳定状态：Y=y

•三瞒定状态：Y!=y

•不允许两个或两个以上的输入信号同时发生变化

•描述方法

•逻辑函数方程组

•流程表

以卡诺图的格式反应电路输出信号、激励状态与输入信号、二次状态之间关系的表格

•表中二次状态与激励状态相同的项画圈，表示稳态

•流程表可以反应工作流程，但不能反映逻辑功能

•总态图

•总态：电路输入与二次状态的组合，记作(x,y)

・在流程表中，代表某个二次状态的一行和代表某种输入取值的一列的交叉点对应一个

总态

•分析

•一般步骤

•L根据逻辑电路图写出输出函数、激励函数表达式

・2、作出流程表

只根据二次状态、输入就能写出激励状态和输出函数

・3、作出总态图/时间图？

・4、说明电路逻辑功能

•竞争现象

・定义：输入信号变化引起电路中两个及以上状态发生变化时，由于各反馈回路的延迟不同

导致状态变化先后不同导致不同响应状态的现象

•分类

•非临界竞争：不影响达到稳态

・临界竞争：可能使电路达到不同的稳态

•分析：分情况讨论

•不考虑不同延迟的情况

・按不同激励输出延迟顺序排列分类

・只要有一种情况达到非期望稳定总态就是临界竞争

・第七章中规模集成电路

MSI(MiddleScale)中规模集成电路的简称

•组合逻辑电路

•并行二进制加法器

・串行进位二进制并行加法器

高位的进位输出依赖于低位的谢立输入，运算速度较低

・超前进位二进制并行加法器

根据输入信号同时形成各位向高位的进位，然后同时产生各位的和

・4位并行加法器各位的进位输出函数

G=P|C°+G|

C2=PX,+G2=P2Pleo+P2Gl+G2

C3=P,C2+G3=P3P2PC0+PQG1+P、G2+G3

C4=P4C,+G4=P4P,P2P,CO+P4P,P2G,+P4P3G2+P4G3+G4

・典型芯片：四位超前进位并行加法器74283

•管脚排列图

VccB3A3F3A4B4

169

4位并行加法器

74283

18

F?B2A2FIAiBiCoGND

・逻辑符号

4位并行加法器

Co

74283

AJA3A[A]B4BjB2Bi

IIIIIIII

•A1-A4:二进制被加数

•B1-B4:二进制加数

・F1-F4:相加产生的和

•CO:来自低位的进位输入

•FC4:向高位的进位输出

・译码器

•定义

能将n个输入变量变换成2^n个输出函数，且输出函数与输入变量构成的最小项具有对应

关系的一种多输入多输出组合逻辑电路

・常见的译码器

・二进制译码器

・2->10译码器

•功能：将4位BCD码的10组代码翻译成10个十进制数字符号对应的输出信

号

•数字显示译码器

•功能：将输入代码转换成显示对应数字的显示驱动代码

・分类

•七段译码器

•八段译码器

•特点

•具有n个输入端，2人（1个输出端，至少一个使能端

・使能端为有效电平输入时，对应每一组输入代码仅有一个输出端为有效电平，其余输出

端均为无效电平

・有效电平可以是高电平（高电平译码），也可以是低电平（低电平译码）

•典型芯片

•二进制译码器

•2-4线（2输入-4输出）译码器

•3-8线译码器

・74138型3-8线译码器

将二进制数按大小排列并输出其排序位置

•管脚排列图

丫

VccYoYi2Y3Y4YSY6

•A0-A2:输入端

•~Y0~(~Y7):输出端

・输出端带非门，说明为低电平有效

•SI,-S2,-S3:使能端

•真值表

74138译码器真值表

输入输出

S+SA?坛Y\Y,Y,

123A,YoKY4Y5Y7

1000001111111

1000110111111

1001011011111

1001111101111

1010011110111

1010111111011

1011011111101

1011111111110

0dddd11111111

d1ddd11111111

・4-16线译码器

•二-十进制译码器7422

将8421码转换成十进制数字的译码器

・管脚排列图

V(xA。AjA?A3Y9Y®Y7

14…9

、二-十进制译码盟

,7422

1…8

1IIIIIII

YoYi丫2%匕Ys匕GND

•逻辑符号

%%%%%%%%%%

二-十进制译码器

7422

A3A]A>AQ

・A3-A0:输入的8421码

・~Y0--Y9:对应的十进制数字

•输出端带非门，低电平有效

•对于非法码译码器无有效输出

・数字显示译码器

・七段显示译码器74LS47

•逻辑符号

七段显赫

a

ec

abcdefg

BI/RBORBlLT

・功能说明

・驱动七段显示器显示0~15的数字显示

•A0-A3:输入4位二进制自然码

•输出a~g分别对应七段显示器的a~g

•低电平有效

•编码器

・定义

与译码器恰好相反，对输入的信号按一定规律进行编排，使每组输出代码具有特定含义

・类型

・二-十进制编码器（十进制-BCD码编码器）

将十进制数字0~9映射成4位BCD码

・结构框图

二

十

进

制BCD码

编

码

器

•任何时候仅允许一个输入端为有效信号

・按键式8421码编码器

・S为使用输出标志：S为0时表示输出无效

•典型芯片：BCD编码器74147

•优先编码器

识别输入信号的优先级别，选中优先级最高的进行编码

・特点：各个输入不互斥，允许多个输入端同时为有效信号

・典型芯片：优先编码器74LS148(8-3线优先编码器)

根据大小顺序输出二进制编码，越大优先级越高

•管脚排列图

%cosQI3i2ixi0QA

优登码器74148

h%Tgi,isQBQCGND

・逻辑符号

OsQ<QuQA

优先编码器74148

・I0-I7:8个非门输出端

•QA,QB,QC:非门二进制码输出

•IS:允许输入端，当~IS=0(IS=1)时编码器才工作

•OS:允许输出端，当允许输入而无信号输出时，OS为0

・-OEX:编码群输出端，正常工作时为0

•输入与输出均低电平有效

・输入端中下标越大优先级越高

・多路选择器MUX

多路选择器又称数据选择器或多路开关，常用MUX表示

•特性

・从多路输出中选择某一路送至输出端

・2人门路输入需要对应n个选择控制变量（通过二进制编码的形式选择）

•2人11路选择器的输出表达式

2"-1

Y=Z"3，

/=0

・典型芯片

•四路数据选择器74153

・引脚图

%c2G

IIIIIIII

161514131211109

）74153

12345678

IIIIII1I

1GAJD3ID2ID1ID0IYGND

・逻辑符号

A,4选IMUX

Ao74153

D]D2D3

・D0~D3是数据输入端

・Al,AO为选择控制端

•Y:输出端

•G:使能端

・题型

•n个选择变量的多路选择器实现n个变量函数

直接编码，题目要求的项设为输入1,其余设为0即可

•n个选择变量的多路选择器实现n+1个变量的函数

•1、将题目要求的n+1的变量表达式展开成与或表达式

・2、任选n个变量作为控制变量，展开成miDi的与或表达式（其中Di为待定系数）

•3、将题目表达式与含待定系数的表达式作比对，求出Di

•4、根据选定的控制变量和Di表达式画出电路图

•n个选择变量的多路选择器实现n+1个以上变量的函数

・当函数的变量数比MUX的选择控制变量数多两个以上时，一般需要加适当的逻辑

门辅助实现

・方法与n+1个的待定系数法大致相同

・多路分配器DEMUX

又称数据分配器，与多路选择器相反，是一种单输入、多输出组合逻辑部件，由选择控制输入

端决定从哪个输出端输出

•逻辑符号

・D:数据输入端

・Al,A0：选择控制输入端

•fO~f3:数据输出端

•多路分配器通常与多路选择器联用，以实现多通道数据分时传送

•时序逻辑电路

・计数器

广义地说，计数器是一种能在输入信号4乍用下依次通过预定状态的时序逻辑电路。就常用的集

成电路计数产品而言，计数器是一种对输入脉冲进行计数的时序逻辑电路，计数的脉冲信号称

作"计数脉冲”

・定义

・数用触发器的状态组合表示（二进制编码）

・计数器在运行时所经历的状态是周期性的（一个周期产生一次进位脉冲）

・一个循环所包含的状态总数称为计数器的模

•种类

・同步计数器&异步计数器

・按进制分类

・按功能分类

・加法/减法计数器

•可逆计数器

•典型芯片

・四位二进制同步可逆计数器74193

QAQBQCQD(IO

CPuC，K

r计数器74193Qcc

CPDABCDLDQCB

引脚名称功能说明

CLR清除

输LD预置控制

入

DCBA预置初值

端

CPut累加计数脉冲（正脉冲）

CPnt累减计数脉冲（正脉冲）

输-g计数值

出Q

-进位输出脉冲（负脉冲）

端Qc8c

借位输出脉冲（负脉冲）

•功能

・清除

•预置

・累加计数

・累减计数

•应用

・构成模小于16的计数器

利用计数器的清除、预置等功能

・构成模大于16的计数器

利用计数器的进位、借位输出脉冲，串联多个计数器

・异步二一五一十进制加法计数器74290

QDQCQBQA

・结构：4个JK触发器

•触发器0

•模2计数

・计数脉冲：CPA

・触发器1-3

•模5计数

・计数脉冲：CPB

・输入:CPA,CPB,ROB,ROA,R9B,R9A

•输出：QA-B

•功能

・异步清零功能

当R9A=R9B=0ROA=ROB=1时，不需输入脉冲即可清零

・异步置9功能

当R9A=R9B=1时，不需要R0和输入脉冲即可置9

•计数功能

当R9A=R9B=R0A=R0B=0时，电路实现计数功能

•模2计数

•计数脉冲加到CPA

•QA端输出

•模5计数

•计数脉冲加到CPB

・QB、QC、QD端输出

•模10计数

•8421码连接法

・寄存器

用来存放数据或运算结果的逻辑部件

•功能

・接受、保存、传送数据

・左右移位

・串行、并行输入/输出

・预置与清零

・典型芯片：4位双向移位寄存器74194

—s】QoQcQBQA

-So

一CP74194

-CLRDRDCBAD].

引脚名称功能说明

CLR清除

DCBA并行数据输入

DR右移串行数据输入

输入端

D,左移串行数据输入

Si工作方式选择

CP工作脉冲

输出端QDQCQBQA寄存器状态

•功能

・并行输入S1SO=11

•右移串行输入S1SO=O1

・左移串行输入SISO=IO

•保持S1SO=OO

•清除~CLR=O

・第八章可编程逻辑器件

ProgrammableLogicDevice,简称PLD

・基本结构

至4组瑛邰”

输

输

与

或

出

入

阵

摘入信号输入项阵输出信号,

电

电

列

列

路

路

反馈信号

•由一个与阵列和一个或阵列组成，每个输出都是输入的与或函数

・阵列中输入绩口输出线的教练通过逻辑元件连接，可以控制这些原件的接通和断开

•加

•输入电路

・缓冲作用

・形成互补的输入信号送到阵列

・与阵列

•接受互补的输入信号

•产生所需的与项作为或阵列的输入

・或阵列

・产生输入变量的与-或函数表达式

•输出电路

・缓冲作用

•提供不同的输出结构

•寄存器

•内部反馈

•宏单元

.PLD表示法

»与门与或门(右为等价的PLD表示法)

ABC

人—

B-----------D—■—11------——D

C——____

(a)(b)

•输入缓冲器

B、C是A的原和反

•交叉点连接方式

+固定连接

*可编程连接

一j-不连接

•与门不执行任］可功能时的连接表示

・低密度可编程逻辑器件

•可编程只读存储期PROM

•结构

:地址译码器

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