数字电子技术 习题及答案 第4-6章 组合逻辑电路、集成触发器、时序逻辑电路

数字电子技术（第5版）第4章组合逻辑电路1.(261)要用n位二进制数为N个对象编码，必须满足（）。A.N=2nB.N≥2nC.N≤2nD.N=n答案.C2.(268)串行加法器的进位信号采用（）传递，并行加法器的进位信号采用（）传递。A.超前，逐位B.逐位，超前C.逐位，逐位D.超前，超前答案.B3.(258)组合逻辑电路（）。A.可以用逻辑门构成B.不可以用集成逻辑门构成C.可以用集成逻辑门构成D.A与C均可答案.D4.(260)优先编码器的编码（）。A.是唯一的B.不是唯一的C.有时唯一，有时不唯一D.A、B、C都不对答案.A5.(262)用输出低电平有效的三线—八线译码器（74LS138）和逻辑门实现某一逻辑函数（）。A.一定用与非门B.不一定用与非门C.一定用非门D.一定用或门答案.B6.(263)要使三线—八线译码器74LS138能正常工作时，其使能端STA，STB，STC的电平信号应是（）。A.100B.111C.000D.011答案.A7.(264)一个有n位地址码的数据选择器,它的数据输入端有（）。A.2n个B.2n-1个C.2n–1个D.n个答案.A8.(270)要消除竞争—冒险，下列说法中错误的是（）。A.修改逻辑设计B.引入封锁脉冲C.加滤波电容D.以上都不对答案.D9.(266)四位比较器（74LS85）的三个输出信号A>B，A=B，A<B中，只有一个是有效信号时，它呈现（）。A.高电平B.低电平C.高阻D.任意电平答案.A10.(269)已知，左式和右式的两个逻辑图分别是X和Y，产生竞争—冒险的是（）。A.XB.YC.X和YD.都不是答案.B11.(267)采用四位比较器（74LS85）对两个四位数比较时，最后比较的是（）。A.最高位B.最低位C.次高位D.次低位答案.B12.(271)在下列逻辑电路中，不是组合逻辑电路的有（）。A.译码器B.编码器C.全加器D.寄存器答案.D13.(265)要实现多输入、单输出逻辑函数，最好选用（）。A.数据选择器B.数据分配器C.译码器D.编码器答案.A14.(259)组合逻辑电路（）。A.有记忆功能B.无记忆功能C.有时有，有时没有D.要根据电路确定答案.B15.(251)如果想实现并串转换可以选择数据分配器。（）答案.错误16.(252)没有专门的数据分配器，一般是用译码器来实现数据分配的答案.正确17.(253)半加器与全加器的主要区别是是否考虑来自低位的进位。（）答案.正确18.(254)四个全加器可以组成一个串行进位的四位数加法器。（）答案.正确19.(255)一个四位数比较器进行数值比较时，只有四位数全部比较完才能产生比较结果。（）答案.错误20.(257)竞争冒险现象是可以消除的。（）答案.正确21.(249)只用两片4选1数据选择器可以构成一个8选1数据选择器。()答案.正确22.(248)四线—十线译码器的地址输入代码一定有六组伪码。()答案.正确23.(239)分析组合逻辑电路一般要列出真值表。()答案.正确24.(256)只要是组合逻辑电路就可能存在竞争。（）答案.正确25.(241)表示逻辑函数的逻辑表达式与真值表是等价的。()答案.正确26.(250)一片8选1数据选择器可以实现二输入逻辑函数。()答案.正确27.(240)设计组合逻辑电路时，一般要化简。()答案.正确28.(242)两个逻辑电路的逻辑函数表达式不一样，这两个电路的逻辑功能就不一样。()答案.错误29.(243)四线—十线优先编码器的输入请求必须是低电平有效。()答案.错误30.(244)非优先编码器的输入请求编码的信号之间是互相排斥的。（）答案.正确31.(245)优先编码器的输入请求编码的信号级别一般是下标号大的优先级别高。（）答案.正确32.(246)译码是编码的逆过程，编码是唯一的，译码也一定是唯一的。()答案.正确33.(247)七段显示译码器数据输入是自然二进制数。()答案.错误34.(305)在优先编码器中，是优先级别（）的编码信号排斥优先级别（）的。答案.高低35.(310)2n选1数据选择器，它有()位地址码，有()个输出端。答案.n136.(315)串行进位加法器的缺点是（），要想速度较高时应采用（）加法器。答案.速度较慢超前进位37.(314)一个多位的串行进位加法器，最低位的进位输入端应（）。答案.接地38.(313)只考虑两个一位二进制数的相加而不考虑来自低位进位数的运算电路称为（）。答案.半加器39.(312)四路数据分配器有（）个数据输入端,（）个地址端,（）个输出端。答案.12440.(311)要把并行数据转换成串行数据，应选用()。答案.数据选择器41.(316)由于信号的（）不同而产生干扰脉冲(毛刺)的现象称为（）。答案.延时竞争-冒险42.(309)驱动共阳极七段数码管的译码器的输出电平为（）有效，驱动共阴极七段数码管的译码器的输出电平为（）有效。答案.低电平高电平43.(308)驱动七段数码管的译码器CC14547有（）个数据输出端。答案.七44.(307)一个三线—八线译码器，它的译码输入端有（）个，输出端信号有（）个。答案.3845.(306)编码器按进制分一般有（）（）。答案.二进制编码器二—十进制编码器46.(304)十线—四线编码器常用的输出代码为（）码。答案.8421BCD47.(303)描述组合逻辑电路逻辑功能的方法有（）、（）、（）、（）、（）。答案.逻辑表达式真值表卡诺图逻辑图波形图48.(302)数字电路中，任意时刻的输出信号只与该时刻的输入有关，而与该信号作用之前的原来状态无关的电路是（）。答案.组合逻辑电路49.(317)消除竞争冒险现象的方法通常有（）、（）、（）、（）。答案.加封锁脉冲加选通脉冲修改逻辑设计接入滤波电容50.(279)在一个射击游戏中,射手可打三枪,一枪打鸟,一枪打鸡,一枪打兔子,规则是命中不少于两枪者获奖。试用与非门设计一个判别得奖电路。答案.（1）设鸟、鸡、兔分别用变量A、B、C表示，1表示命中，0表示没有命中；用Y表示结果，1表示得奖，0表示不得奖。（2）列真值表：ABCY00000010010001111000101111011111（3）卡诺图化简并写出最简表达式：得：（4）与非门设计的逻辑电路如下图：51.(287)试用74LS138和逻辑门设计一个组合电路，该电路输入X和输出Y均为三位二进制数。二者之间的关系为：2≤X≤5时，Y=X+2X＜2时，Y=1X＞5时，Y=0答案.（1）由题得出X、Y的关系表：X2X1X0Y2Y1Y0000001001001010100011101100110101111110000111000由表得：(2)置=1，。与74LS138输出表达式进行比较，令X2=A2，X1=A1,X0=A0得：，，（3）作逻辑图如下：52.(301)只知道某一电路为组合电路，但不知道其电路结构，如何确定其逻辑功能？答案.通过实验测量的方法来确定电路的逻辑功能。具体方法如下：把所有的输入端口接逻辑开关，按自然二进制数组合，依次输入逻辑高低电平，记录对应的输出逻辑电平，再列出真值表，根据真值表分析其逻辑功能。53.(300)已知，问是否存在竞争冒险现象，并说明原因。答案.不存在竞争冒险现象。因为无论A、B、C、D取值如何组合，都不会出现他们的互非量。54.(299)已知，问是否存在竞争冒险现象，若有，指出冒险情况。答案.存在竞争冒险现象。当C=1，B=0，D=0的时候，，出现竞争冒险现象。当A=0，B=1的时候，，出现竞争冒险现象。55.(298)试用一个74LS138译码器和适当的门电路实现一位全减器。答案.（1）在全减器中，Ai表示本位的被减数，Bi表示本位的减数，Vi-1表示低位的借位，Di表示本位的差，Vi表示向高位的借位。得真值表：AiBiVi-1DiVi0000000111010110110110010101001100011111由真值表得输出表达式：（2）取STA=1，时，74LS138工作，与74LS138输出表达式进行比较（输出低电平有效），令得：，（3）画逻辑图如下：56.(297)利用74LS138译码器和门电路实现一位全加器电路。答案.（1）在全加器中，Ai表示本位的被加数，Bi表示本位的加数，Ci-1表示低位的进位，Si表示本位的和，Ci表示向高位的进位，得真值表：AiBiCi-1SiCi0000000110010100110110010101011100111111由真值表得输出表达式：。（2）取STA=1，时，74LS128工作，与74LS138输出表达式进行比较，令,,得：，（输出低电平有效）（3）画逻辑图如下：57.(296)试用两个半加器和一个或门设计一个全加器。（1）写出半加输出表达式;（2）写出全加输出表达式;（3）画出逻辑图。答案.（1）半加表达式：（2）全加表达式：,（3）画逻辑图如下：58.(295)已知74LS151的A2脚断了，但内部结构完整，试用该芯片实现逻辑函数Y=。（1）写出设计步骤（2）画出逻辑图答案.（1）把所要实现的函数化为最小项表达式：；（2）由于A2脚断了，相当于悬空，电平为1，则输出Y只能选择后四位数据作为输出。令A1=A，A0=B，且Y=Y′，则74151的输出逻辑表达式变为：（3）取=0，74LS151工作，将74LS151的输出Y′与上述Y表达式比较得：D4=D7=C，D5=D6=。为避免干扰，低四位数据接地。（4）画出逻辑图如下：59.(294)试用数据选择器74LS151实现逻辑函数，要求写出求解过程。答案.（1）把所要实现的函数化为最小项表达式：；（2）取=0，74LS151工作，与74LS151输出表达式进行比较，令，且Y=Y′，得：D3=D7=0，D4=1，D0=D2=D5=D，D1=D6=（3）画出逻辑图如下：60.(293)试用8选1数据选择器74LS151和适当的门电路实现逻辑函数答案.（1）把所要实现的函数化为最小项表达式：；（2）取=0，74LS151工作，与74LS151输出表达式进行比较，令，且Y=Y′，得：D0=D3=D5=D6=0，D1=D2=D4=D7=1（3）画出逻辑图如下：61.(292)双4选1数据选择器CC14539的逻辑示意图如图6504所示,图中为地址码输入端,～为数据输入端,试用其实现逻辑函数图6504答案.（1）把所要实现的函数化为最小项表达式：；（2）取=0，CC14539工作，与CC14539输出表达式进行比较，令A=A1，B=A0，且Y=Y′，得：1D0=1D3=C，1D1=1D2=（3）用单4选1就够用了，可使其中一个使能端置无效电平，此处使2置无效电平为1，为防止干扰，使不用的2D0=2D1=2D2=2D3=0，即接地。画逻辑图如下：62.(291)分析图6503所示用4选1数据选择器构成的电路的功能并列出电路功能表。图6503答案.A1A0为地址输入，Y为输出。由于A0接地，地址码A1A0只能有00、10两种状态，只能选择D2、D0输出，由此可得电路功能表如下：A1A0Y00010B63.(290)图6502所示4选1数据选择器电路中，当AB=00、01、10、11时，Y的为何值？图6502答案.由数据选择器的原理知：AB=00时，Y=0；AB=01时，Y=1；AB=10时，Y=C；AB=11时，Y=；64.(277)分析图6207所示电路的逻辑功能(10分)。（1）写出输出逻辑表达式；（2）列出真值表；（3）归纳逻辑功能。图6207答案.（1）表达式：化简得：（2）列真值表：ABY000011101110（3）逻辑功能：二变量异或逻辑，当A、B相等时输出为0，不等时输出为1。65.(288)试用译码器74LS138和门电路实现一个三人多数表决电路，要求写出求解过程并画出逻辑图。答案.（1）设三个人分别用变量A、B、C表示，1表示同意，0表示不同意；用Y表示结果，1表示通过，0表示不通过。（2）列真值表：ABCY00000010010001111000101111011111（3）写表达式：，取=1，时，74LS138工作，与74LS138输出表达式进行比较，令A=A2,B=A1,C=A0，（74LS138输出低电平有效）（4）作逻辑图如下：66.(272)写出图6202所示电路的最简输出与或表达式。图6202答案.输出表达式：计算的最后结果数字：输出表达式：67.(286)试用一片74LS138实现如下表所示的逻辑函数。输入输出ABCDXY0000010001010010000011000100000101000110100111101×××00答案.（1）由上图真值表知，如果不使用使能端，是无法用一片74LS138实现的。取=1，时，74LS138工作，否则，74LS138不工作，输出为高电平。分析真值表可使A接使能端。A=1，74LS138不译码，A=0，74LS138译码。令,则有：，（2）画逻辑图如下：68.(285)试用译码器74LS138实现下列逻辑函数。答案.（1）逻辑函数（2）取=1，时，74LS138工作，与74LS138输出表达式进行比较，令：，得（74LS138输出低电平有效）（3）画逻辑图如下：69.(284)试用译码器74LS138实现下列逻辑函数。答案.（1）逻辑函数(2)取=1，时，74LS138工作，与74LS138输出表达式进行比较，令，得（74LS138输出低电平有效）（3）画逻辑图如下：70.(283)某工厂有三个车间和一个自备电站,电站有X、Y两台发电机,当一个车间开工时,只需启动X,任意二个车间开工时,只需启动Y,三个车间同时开工时,X、Y都应启动,试设计一个启动发电机X、Y的控制电路，并要求逻辑门个数最少。答案.（1）设三个车间分别用变量A、B、C表示，1表示开工，0表示不开工；用X、Y表示发电机，1表示启动发电机，0表示不启动。（2）列真值表：ABCXY0000000110010100110110010101011100111111（3）写表达式并化简：由卡诺图化简得：，=（4））逻辑图：71.(282)有一个火灾报警系统，设有烟感，温感和紫外光感三种不同类型的火灾探测器，为了防止误报警，只有当其中两种或两种以上探测器发出探测信号时，报警系统才产生报警信号，试用与非门设计该报警信号电路，要求写全分析步骤。答案.（1）设烟感，温感和紫外光感三种不同类型的火灾探测器分别用变量A、B、C表示，1表示发出探测信号，0表示没有发出探测信号；用Y表示结果，1表示报警，0表示不报警。（2）列真值表：ABCY00000010010001111000101111011111（3）写表达式并化简：由卡诺图化简得：=（4）用与非门设计的逻辑电路如下图：72.(281)设计一个二输出逻辑电路，它的输入信号是8421BCD码，它的输出定义为：（1）Y1:当输入的非零数字能被4整除时，输出为1；（2）Y2:当输入的数字为奇数时，输出为1；要求：列出Y1、Y2真值表,选择适当的逻辑门设计该电路。答案.（1）设A、B、C、D为输入信号，用Y2、Y1表示结果。（2）列真值表：ABCDY2Y1ABCDY2Y10000001000010001101001100010001010××0011101011××0100011100××0101101101××0110001110××0111101111××（3）写表达式并化简：由卡诺图化简得：（4）逻辑图：73.(280)某工厂有一台容量为45KW的自备电源,为A,B,C,D四台用电设备供电,设A,B,C,D的额定功率分别为10KW,10KW,20KW,30KW,而它们投入运行是随机的组合。试设计一个电源过载的报警电路，可随意选择门电路。答案.（1）设A、B、C、D四台用电设备，1表示用电，0表示不用电。用Y表示结果，1表示过载报警，0表示不报警。（2）列真值表：ABCDYABCDY00000100000001010010001001010000111101110100011000010101101101100111000111111111（3）写表达式并化简：化简得：（4）设计的逻辑电路如下图：74.(278)设计一个三变量奇校验电路，即当输入有奇数个1时，输出为1，否则输出为0。要求：（1）列出真值表；（2）写出简化逻辑式；（3）画出用最少门实现的逻辑图。答案.（1）设三个变量分别用A、B、C表示，；用Y表示结果。（2）列真值表：ABCY00000011010101101001101011001111（3）写表达式并化简：由卡诺图知无法化简，但根据题意可变换为，逻辑图如下：75.(276)已知电路如图6206所示，要求：（1）写出输出逻辑表达式并化简；（2）指出其逻辑功能。图6206答案.（1）逻辑表达式：化简得：列真值表如下：ABCY00000011010101101001101011001111（2）逻辑功能：三个变量A、B、C的奇校验电路。76.(275)分析图6205所示电路，要求写出逻辑表达式并化简，画出用与非门实现的逻辑图。图6205答案.（1）逻辑表达式：（2）化简得：（3）与非门实现的简化逻辑图：77.(274)逻辑电路如图所示,试分析其逻辑功能。要求：（1）写出Y1、Y2、Y3的表达式；（2）列出真值表；（3）分析逻辑功能。图号：6204答案.（1）输出表达式：（2）列真值表：ABY1Y2Y300010010011010011010（3）逻辑功能：对A、B两个一位二进制数的比较电路。A>B时，Y1=1;A=B时,Y2=1;A<B时,Y3=1。78.(273)分析图6203所示电路的逻辑功能:（1）写出Y1,Y2的表达式；（2）列出真值表；（3）分析其逻辑功能。图6203答案.（1）（2）真值表：ABCY1Y20000000110010100110110010101011100111111（3）逻辑功能：为一位数全加器，Y1为本位和，Y2为向高位的进位。79.(289)已知4选1数据选择器的功能如下表，逻辑符号如图6501所示。试用其实现逻辑函数，画出原理图。4选1选择器功能表地址输入使能输出A1A0Y××10000D0010D1100D2110D3图6501答案.(1)把所要实现的逻辑函数与数据选择器的输出作比较，令，且Y=Y′，则有：D0=D3=1，D1=D2=0。(2)画出逻辑图如下：数字电子技术（第5版）第5章集成触发器1.(178)存在一次变化问题的触发器是()。A.RS触发器B.D触发器C.主从JK触发器D.边沿JK触发器答案.C2.(169)已知、是用两个与非门构成的基本RS触发器的输入端，则约束条件为()。A.B.C.D.答案.A3.(170)已知RD、SD是或非门构成的基本RS触发器的输入端，则约束条件为()。A.RDSD=0B.RD+SD=1C.RDSD=lD.RD+SD=0答案.A4.(171)T触发器的特性方程()。A.B.C.D.答案.C5.(172)存在约束条件的触发器是()。A.RS触发器B.D触发器C.JK触发器D.T触发器答案.A6.(173)用5级触发器可以记忆()种不同的状态。A.8B.16C.32D.64答案.C7.(174)若JK触发器的现态为0，欲使CP作用后仍保持为0状态，则J、K的值应是()。A.J=l，K=1B.J=0，K=0C.，K=1D.J=1，K=Qn答案.B8.(175)维持阻塞D触发器是()。A.下降沿触发B.上升沿触发C.高电平触发D.低电平触发答案.B9.(176)当维持阻塞D触发器的异步置1端时，触发器的次态()。A.与CP和D有关B.与CP和D无关C.只与CP有关D.只与D有关答案.B10.(177)主从JK触发器是()。A.在CP上升沿触发B.在CP下降沿触发C.在CP=1的稳态下触发D.与CP无关的答案.B11.(189)主从结构的JK触发器存在()。答案.一次变化问题12.(194)把D触发器转换为T′′触发器的方法是()。答案.13.(193)把JK触发器转换为T′触发器的方法是()。答案.J=K=114.(192)N个触发器可以记忆()种不同的状态。答案.2N15.(179)具有两个稳定状态并能接收、保持和输出数据输入端信号的电路叫（）。答案.触发器16.(190)主从JK触发器克服了钟控电平触发器的()毛病，但存在有()问题。答案.空翻一次变化17.(185)边沿JK触发器解决了主从JK触发器的()问题。答案.一次变化18.(188)主从结构的触发器主要用来解决()。答案.抗干扰问题19.(187)维持阻塞D触发器是在CP()触发，其特性方程为()。答案.上升沿Qn+1=D20.(184)JK触发器的特性方程是()。答案.21.(186)既克服了空翻现象，又无一次变化问题的常用集成触发器有()和()两种。答案.边沿JK触发器维持阻塞D触发器22.(195)(无内容)答案.23.(180)1个触发器可记忆（）二进制信息，l位二进制信息有()和()两种状态。答案.1位0124.(181)由与非门构成的基本RS触发器的输入端是和，其约束条什是()。答案.25.(182)触发器功能的表示方法有()、()、()和()。答案.特性表特性方程状态图时序图26.(183)根据逻辑功能，同步触发器可分为()、()、()、()和()5种类型。答案.RSDJKTT′27.(191)主从型触发器的一次变化问题是指在CP=l期间，主触发器存在只能()而带来的问题。答案.变化一次28.(162)图4503所示是由或非门构成的基本RS触发器，根据输入波形A、B，画出Q、的输出波形。设触发器的初态均为0。图4503答案.解：由或非门构成的基本RS触发器，其中A是置1端SD，B是置0端RD，高电平有效，触发器的特性方程为：据此可以画出触发器的输出波形如图4504所示。图450429.(163)电路及输入波形如图4505所示，其中FFl是D锁存器，FF2是维持阻塞D触发器。根据CP和D的输入波形，画出Q1和Q2的输出波形。设触发器的初态均为0。图4505答案.解：FF1是D锁存器，由时钟CP的高电平触发，即当CP=0时，触发器的状态保持不变；当CP=1时，触发器的次态与D输入信号相同，即Qn+1=D。根据上述分析画出FFl输出的时序图如图4506中Q1所示。FF2是维持阻塞D触发器，由时钟CP的上升沿触发，只有当CP的上升沿到来瞬间，触发器的次态与D输入信号相同，在CP的高电平、低电平和下降沿期间，触发器的状态均保持不变。根据上述分析画出FF2输出的时序图如图4506中Q2所示。由时序图可知，在CP和D信号相同时，D锁存器和D触发器的输出波形是不同的。图450630.(164)主从JK触发器及输入波形如图4507所示，根据CP和J、K的输入波形画出Q的输出波形。设触发器的初态均为0。图4507答案.解：主从JK触发器存在一次变化问题。对输入波形分析，可知在每个CP周期内的CP=l期间，由于J或K的变化，主触发器都有一次变化，据此画出Q的时序图如图4508所示。图450831.(165)边沿JK触发器及输入波形如图4509所示，根据CP和J、K的输入波形画出Q的输出波形。设触发器的初态均为0。图4509答案.解：边沿JK触发器的特性方程为（下降沿触发）当CP的下降沿到来时，J=0，K=0，触发器的状态保持不变：J=0，K=1，触发器置0；J=l，K=0，触发器置l；J=K=l，触发器翻转。在CP的高电平、低电平和上升沿期间触发器的状态不会变化。据此画出Q的时序图如图4510所示。图451032.(166)电路及输入波形如图4511所示，其中触发器是维持阻塞D触发器，根据CP和A、B的输入波形，画出输出端Q的波形。设触发器的初态均为0。图4511答案.解：根据图示电路写出D触发器的状态方程为（CP上升沿触发）由状态方程可知，当CP的上升沿到来时，若A、B不同，则触发器的次态为1；若A、B相同则次态为0，由此画出输出端Q的时序图如图4512所示。图451233.(168)电路及输入波形如图4515所示，根据输入波形RD、A、B，画出Q1和Q2的输出波形，并说明电路的功能。设触发器的初态均为0。图4515答案.解：由图示电路可知，当输入RD=0时，FFl和FF2被复位Q1=Q2=0。当输入RD=1时，如果FFl输入A的上升沿先来到，则FFl被置l，Q1=l、=0，使FF2的数据输入端D=0,使其状态保持0不变；若FF2输入B的上升沿先来到，则FF2被置l，Q2=1、=0，使FF1的数据输入端D=0，使其状态保持0不变。根据上述分析，画出FFl和FF2的输出波形如图4516所示。图4516从时序图可知，该电路是一个电子抢答器，RD=0,触发器被清除；RD=1，表示抢答开始，A、B是两个抢答输入信号，当某个抢答信号先出现上升沿，其对应的输出为Q=l，同时封锁对方的抢答信号输入。34.(161)图4501所示是由与非门构成的基本RS触发器，根据输入波形A、B画出Q、的输出波形。设触发器的初态均为0。图4501答案.图示是由与非门构成的基本RS触发器，其中A是置l端SD，B是置0端RD，低电平有效，触发器的特性方程为：当A=0，B=l时，触发器置l；当A=l，B=1时，触发器保持不变；当A=1，B=0时，触发器置0。当A=B=0时，违反了触发器的约束条件，但根据与非门的特性可知，Q和均为高电平，破坏触发器输出互非特性。另外，如果A和B由高电平同时变为低电平时，因门的传输延迟时间的差异而产生竞争，使输出状态不能确定。根据上述分析画出的时序图如图4502所示。图450235.(167)电路及输入波形如图4513所示，其中触发器是边沿JK触发器，根据CP和A、B的输入波形画出输出端Q的波形。设触发器的初态均为0。图4513答案.解：根据图示电路写出边沿JK触发器的状态方程为（CP下降沿触发）将和K=1代入上式并整理后得到（CP下降沿触发）根据上式画出输出端Q的时序图如图4514所示。图4514数字电子技术（第5版）第6章时序逻辑电路1.(334)利用（）可以把集成计数器设计成初态不为零的计数器。答案.反馈置数法2.(318)时序逻辑电路由()和()两部分组成。答案.组合电路存储电路3.(337)一个4位的扭环形计数器有（）个状态。答案.84.(335)集成计数器的级联方式有（）和（）两种方式。答案.异步同步5.(333)利用（）和（）可以改变集成计数器的计数长度。答案.反馈归零法反馈置数法6.(332)一个模为24的计数器，能够记录到的最大计数值是（）。答案.237.(331)计数器的模表示计数器的（）计数长度。答案.最大8.(329)构成时序电路的各触发器的时钟输入端都接在一起，这种时序电路称为（）。答案.同步时序电路9.(328)时序电路的输出不仅与电路的（）有关，还与电路的（）有关。答案.现态输入信号10.(327)摩尔型时序电路的输出仅由电路的（）决定，而与电路的()无关。（注：教材中没有讲述摩尔型电路的概念，故删去此题）答案.现态输入信号11.(326)时序逻辑电路的功能描述有()、()、()、()。答案.逻辑方程式状态表状态图时序图12.(330)异步时序电路中的各触发器的状态转换（）同一时刻进行的。答案.不是在13.(336)一个4位的环形计数器有（）个状态。答案.414.(325)时序逻辑电路可分为（）和()两大类。答案.同步时序电路异步时序电路15.(354)分析如图7307所示电路，说明其功能。图730774LS160功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.经分析知，采用了74LS160的同步置数功能。用两片74LS160并行进位的方法组成一百进制计数器，然后采用整体同步置数的方法归零，反馈函数是，计数范围是0～30，计数器的模M=31，故图7307是基于74LS160的同步三十一进制计数器。16.(348)用图7301所示74LS161集成计数器，采用反馈置数法设计一个12进制计数器。图730174LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.计数器的模M=12，其状态为0000~1011。而74LS161为同步预置数，因此反馈状态是SM-1=1011，反馈控制信号为，预置数输入端为0。据此设计出12进制计数器如图7302所示。图730217.(349)用74LS160设计同步31进制计数器。74LS160功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.计数器的模M=31，计数范围是0～30。采用74LS160的同步置数功能。用两片74LS160并行进位的方法组成一百进制计数器，然后采用整体同步置数的方法归零，反馈函数是，据此设计出31进制计数器如图7303所示。图730318.(350)分析图7304所示电路，说明其功能。图730474LS160功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.分析电路可知，这是一个采用反馈置数法设计的同步计数器。由预置数输入端可知其初态为0011，由反馈控制信号可知其末态为1001，因此该计数器共有（0011~1001）7个状态，所以这是一个同步七进制计数器。19.(351)分析如图7305所示电路，说明其功能。图730574LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.分析电路可知，这是一个采用反馈清零法设计的异步计数器。由反馈控制信号，可知输出1010就立即清零，故其末态为1001，因此该计数器共有（0000~1001）10个状态，所以这是一个采用异步反馈清零法设计的十进制计数器。20.(353)分析如图7306所示电路，说明其功能。图730674LS160功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.图示电路是采用反馈置数法设计的计数器电路，其初值由M控制。M＝1时，初值为0100，计数状态有0100、0101～1001共6个状态，故为六进制计数器。M＝0时，初值为0010，计数状态有0010、0011～1001共8个状态，故为八进制计数器。综上所述，该电路是一个可变模计数器，M＝1时为六进制计数器；M＝0时为八进制计数器。21.(347)用JK触发器和门电路设计一个同步七进制计数器。答案.根据题意画出状态转换表。00000100010100010011001110001001010101110011000001110001写出状态方程：、写出驱动方程：、、、根据驱动方程，画出电路逻辑图如图7210：图721022.(339)分析图7202所示时序电路的逻辑功能，设各触发器为TTL型，初始状态为Q=0，试写出：（1）驱动方程；（2）状态方程。图7202答案.驱动方程：、；、状态方程：23.(352)用同步置数法设计基于74LS161的十一进制计数器。74LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.计数器的模M=11，其状态为0000~1010。而74LS161为同步预置数，因此反馈状态是SM-1=1010，反馈控制信号为，预置数输入端为0。据此设计出十一进制计数器如图7307所示。图730724.(346)分析如图7209所示时序电路的逻辑功能，试：（1）写出各触发器的驱动方程；（2）写出状态方程和输出方程；（3）画出电路的状态转换图。图7209答案.驱动方程：、、状态方程：、、输出方程：状态转换图：25.(345)分析如图7208所示时序逻辑电路的功能，设触发器初始状态为0，试写出：（1）写出各触发器的驱动方程；（2）写出状态方程和输出方程；（3）画出电路的状态转换图，时序图。图7208答案.驱动方程：、；、状态方程：，状态转换图：时序图：26.(344)分析如图7207所示时序逻辑电路，试写出：（1）各触发器的驱动方程；（2）状态方程；（3）输出方程；图7207答案.驱动方程：状态方程：输出方程：27.(343)如图7206所示电路，设触发器初态为零，试写出：(1)各触发器的驱动方程；(2)状态方程。图7206答案.驱动方程：、；、；、；状态方程：28.(342)分析图7205所示电路的逻辑功能，设初态为，试写出：（1）驱动方程；（2）状态方程。图7205答案.驱动方程：、；、；、状态方程：29.(340)分析图7203所示时序电路，试写出:（1）驱动方程；（2）状态方程。图7203答案.驱动方程：、状态方程：30.(357)基于74LS161，用异步清零法设计一个十进制计数器。74LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.计数器的模M=10，其状态为0000～1001。74LS161的异步清零功能，因此反馈状态是SM=1010，反馈控制信号为。据此设计出十进制计数器如图7310所示。图731031.(338)已知电路如图7201所示，设触发器初态为00，试写出:（1）驱动方程；（2）状态方程；（3）输出方程。图7201答案.驱动方程：；状态方程：输出方程：32.(341)分析如图7204所示时序电路，试写出：（1）时钟方程；（2）驱动方程；（3）状态方程。图7204答案.时钟方程：、驱动方程：、；；、状态方程：（CP下降沿有效）（Q0下降沿有效）（CP下降沿有效）33.(381)基于74LS162的同步清零功能设计一个九进制计数器。74LS162功能表输入输出0×××↑××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.74LS162是具有同步置数、同步清零功能的十进制加法计数器。经分析，反馈状态为1000，即输出为8时，采用同步清零法回零，计数范围是0～8。据此设计的九进制计数器如图7334所示。图733434.(374)分析如图7327电路，说明其功能。图732774LS163功能表输入输出0×××↑××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.74LS163是具有同步置数、同步清零功能的4位二进制加法计数器。经分析，这是两片74LS163级联，反馈状态从高位到低位依次为01100110，采用同步清零法，计数范围是0～102，所以如图7327所示电路为103进制计数器。35.(375)分析如图7328所示电路，说明其功能。图732874LS194功能表输入输出0×××××××××00001××0××××××保持111↑××101↑×1××××1101↑×0××××0110↑1×××××1110↑0×××××0100×××××××保持答案.74LS194是双向移位寄存器。M1M0=01时，电路由低位向高位执行右移操作。输出状态由低位到高位分别为，转化顺序为0000000、1000000、1100000、1110000、1111000、1111100、1111110、1111111、0111111、0011111、0001111、0000111、0000011、0000001、1000000，电路构成计数电路，组成十三进制扭环计数器。36.(376)分析如图7329所示电路，说明其功能。图732974LS194功能表输入输出0×××××××××00001××0××××××保持111↑××101↑×1××××1101↑×0××××0110↑1×××××1110↑0×××××0100×××××××保持答案.74LS194是双向移位寄存器。M1M0=01时，电路由低位向高位执行右移操作。输出状态由低位到高位分别为，转变化顺序为000000、100000、110000、111000、111100、111110、111111、011111、001111、000111、000011、000001、000000，电路构成计数电路，组成十二进制扭环计数器。37.(377)基于74LS290的异步清零功能设计一个二十四进制计数器。74LS290功能表输入输出10×000001×100100↓计数答案.先用两片74LS290级联成一百进制计数器，采用异步清零方法，S24=00100100，反馈函数为，计数范围是0～23，如图7330所示。图733038.(378)基于74LS160,采用异步清零法设计一个九十五进制加法计数器。74LS160功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.经分析完成题目要求需要两片74LS160，先由片（1）和片（2）级联，组成一百进制计数器。九十五进制计数器的计数范围是0～94。电路采用反馈清零法，当输出由高位到低位依次是10010101时，即对应的十进制数是95时，经由与非门作用于异步清零端，从而立即回零。故九十五进制计数器如图7331所示。图733139.(355)分析如图7308所示电路，说明其功能。图730874LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.经分析知，采用74LS161的同步置数功能归零，反馈函数是，计数范围是0000～1011，计数器的模M=12。故图7308所示电路是基于74LS161的反馈置数法的同步十二进制计数器。40.(380)分析如图7333电路，说明功能。图733374LS160功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.74LS160是具有同步置数、异步清零功能的十进制加法计数器。经分析，先由片（1）和片（2）级联，组成100进制计数器，反馈状态从高位到低位依次为00100011，即输出为23时，采用同步置数法回零，计数范围是0～23。所以如图7333所示电路，为二十四进制计数器。41.(371)用74LS161，设计一个同步一百三十八进制加法计数器。74LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.经分析需要两片74LS161级联，计数范围是0～137，采用反馈清零法设计，因74LS161是异步清零，其反馈状态为，反馈信号，据此画出计数器电路如图7324所示。图732442.(382)基于74LS162的同步置数功能设计一个四进制计数器，计数范围是3~6。74LS162功能表输入输出0×××↑××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.74LS162是具有同步置数、同步清零功能的十进制加法计数器。经分析，反馈状态从高位到低位依次为0110，即输出为6时，采用同步置数法置为0011，计数范围是3～6。基于74LS162的四进制计数器如图7335所示。图733543.(383)分析如图7336所示电路，说明其功能。图733674LS162功能表输入输出0×××↑××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.74LS162是具有同步置数、同步清零功能的十进制加法计数器。经分析，反馈状态从高位到低位依次为0101，即输出为5时，采用同步置数法置为0001，计数范围是1～5。故如图7336所示电路为基于74LS162的五进制计数器44.(384)基于74LS162的同步清零功能设计一个六十五进制计数器。74LS162功能表输入输出0×××↑××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.用两片74LS162级联，先构成一百进制计数器。然后使用同步清零的方法来回零，即两片的输出从高位到低位分别是01100100时，用一多输入与非门实现反馈回零，计数范围是0～64。所以六十五进制加法计数器如图7337所示。图733745.(385)分析如图7338所示电路，说明其功能。图733874LS162功能表输入输出0×××↑××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.用两片74LS162级联，先构成一百进制计数器。然后使用同步清零的方法来回零，即两片的输出从高位到低位分别是00100110时，用一多输入与非门实现反馈回零，计数范围是0～26。故图7338所示电路是基于74LS162同步清零法的二十七进制计数器。46.(386)基于74LS162的同步置数功能设计一个六十五进制计数器。74LS162功能表输入输出0×××↑××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.用两片74LS162级联，先构成一百进制计数器。然后使用同步置数的方法来回零，即两片的输出从高位到低位分别是01100100时，用一多输入与非门实现反馈回零，计数范围是0～64。所以六十五进制加法计数器如图7339所示。图733947.(387)分析如图7340所示电路，说明其功能。图734074LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.74LS161是4位二进制加法计数器。使用异步清零的方法来回零，输出从高位到低位分别是1011时，用一多输入与非门实现反馈回零，计数范围是0～10。所以如图7340所示电路是基于74LS161异步清零法的十一进制计数器。48.(379)分析如图7332所示电路，说明其功能。图733274LS160功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.74LS160是具有同步置数、异步清零功能的十进制加法计数器。经分析，先由片（1）和片（2）级联，组成一百进制计数器，反馈状态从高位到低位依次为00100100，即输出为24时，采用异步清零法回零，计数范围是0～23。所以如图7332所示电路，为二十四进制计数器。49.(365)分析如图7318所示电路，说明其功能。图731874LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.如图7318所示，片（1）和片（2）共同组成8位的计数器。采用同步置数的方法实现反馈，当输出为01010010时，再输入一个CP时，置数为00000110，因此有77个状态。所以是七十七进制计数器。50.(388)基于74LS161，用同步置数法设计十三进制计数器。74LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.74LS161是4位二进制加法计数器。使用同步置数的方法来回零，输出从高位到低位分别是1100时，用一多输入与非门实现反馈回零，计数范围是0～12。所以是基于74LS161异步清零法的十三进制计数器，如图7341所示。图734151.(358)分析如图7311所示电路，说明其功能。图731174LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.分析电路可知，这是一个初态为0的计数器。由电路可写出反馈置数函数为：据此分析计数器电路的末态：当A=0时，电路的末态为SM-1=1001，因此计数器的模为10。当A=1时，电路的末态为SM-1=1011，因此计数器的模为12。因此，这是一个可变模计数器。A=0时为十进制计数器，A=1时为十二进制计数器。52.(359)用74LS16设计一个可控计数器。当输入控制A＝0时，为五进制计数器；当A=1时，为十五进制计数器。74LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.分析题意,当A=0时，电路的末态为SM-1=0100，计数器的模为5。当A=1时，电路的末态为SM-1=1110，计数器的模为15。计数器的初态为0。由此，可写出反馈置数函数为：据此设计的可变模计数器的逻辑电路图如图7312所示。图731253.(360)分析如图7313所示电路，说明其功能。74LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0图7313答案.分析电路可知，这是一个初态为0的计数器。由电路可写出反馈置数函数为：据此分析计数器电路的末态：当A=0时，电路的末态为SM-1=0010，因此计数器的模为3。当A=1时，电路的末态为SM-1=1101，因此计数器的模为14。因此，这是一个可变模计数器。A=0时为三进制计数器，A=1时为十四进制计数器。54.(361)分析如图7314电路，说明计数器的分频比。图731474161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.如图所示，对于片(1)，当片(1)的CO=Q3Q2Q1Q0=1时，使片(1)的，在CP作用下，片(1)被置数为1001，然后CO又恢复为低电平，计数范围为1001～1111，共有7个状态，是七进制计数器。对于片(2)，片(1)的CO作为它的时钟CP，当片(2)的CO输出高电平时，其，在片(1)CO上升沿作用下，片(2)的被置数为0111，然后CO又恢复为低电平，计数范围为0111～1111，共9个状态，是九进制计数器。因此两级计数器串联构成进制计数器，即分频比是。55.(362)用74LS161,设计一个63进制计数器，要求其中的一级是七进制计数器。74LS161功能表输入输出0××××××××0000010××↑1111↑××××计数110××××××保持11×0×××××保持0答案.设计两