实验一一位二进制全加器设计实验

南昌大学实验报告学生姓名：学号：专业班级：中兴101实验类型：■验证□综合□设计□创新实验日期：2023928实验成绩：实验一一位二进制全加器设计实验一．实验目的（1）掌握QuartusII的VHDL文本设计和原理图输入方法设计全过程；（2）熟悉简朴组合电路的设计，掌握系统仿真，学会分析硬件测试结果；熟悉设备和软件，掌握实验操作。二．实验内容与规定（1）在运用VHDL编辑程序实现半加器和或门，再运用原理图连接半加器和或门完毕全加器的设计，熟悉层次设计概念；（2）给出此项设计的仿真波形；（3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。三．设计思绪一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。(1)半加器设计原理能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器原理图。其中：a、b分别为被加数与加数，作为电路的输入端；so为两数相加产生的本位和，它和两数相加产生的向高位的进位co一起作为电路的输出。半加器的真值表为表1半加器真值表absoco0000011010101101由真值表可分别写出和数so，进位数co的逻辑函数表达式为：（1）（2）图1半加器原理图(2)全加器设计原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图2全加器原理图。全加器的真值表如下：表2全加器真值表cabcoso0000000101010010111010001101101101011111其中a为加数，b为加数，c为低位向本位的进位，co为本位向高位的进位，so为本位和。图2.全加器原理图四．实现方法一：原理图输入法设计（自己独立完毕）1.建立文献夹建立自己的文献夹（目录），如c:\myeda，进入Windows操作系统QuartusII不能辨认中文，2.原理图设计输入打开QuartusII，选菜单File→New，选择“DeviceDesignFile->BlockDiagram->SchematicFile”项。点击“OK”,在主界面中将打开“BlockEditor”窗口。(1)放置元件在原理图编辑窗中的任何一个空白处双击鼠标左键或单击右键,跳出一个选择窗，选择此窗中的EnterSymbol项输入元件，出现元件选择窗口。元件选择窗口窗口中SymbolLibraries:的途径c:\Quartus2\max2lib\prim下为基本逻辑元件库，双击之，在SymbolFiles:下出现prim中的所有元件，选中你需要的元件（如：二与门，即and2）；或者在SymbolName:中直接输入元件名称（and2），单击OK键。你需要的元件（and2）会出现在原理图编辑窗中。为了设计半加器，分别调入元件and2、not、xnor、input和output。假如安放相同元件，只要按住CTRL键，同时用鼠标拖动该元件。(2)添加连线把鼠标移到引脚附近,则鼠标光标自动由箭头变位十字,按住鼠标左键拖动,即可画出连线。然后用鼠标分别在input和output的PIN-NAME上双击使其变黑色，再用键盘分别输入各引脚名：ain、bin、co和so。(3).保存原理图单击File→Saveas…按扭,出现对话框,选择自己的目录（如c:\myeda）、合适名称保存刚才输入的原理图，原理图的扩展名为.bdf,本实验取名gate.bdf。如图3所示。图3一位半加器图(4)设立工程文献（Project）方法1选择FileProjectSetProjecttoCurrentFile，即将当前的设计文献设立成工程。方法2假如设计文献未打开，选FileProjectName，然后在跳出的ProjectName窗中找到c:\myeda，在其File小窗口中双击gate.bdf文献。选择此项后可以看到窗口左上角显示出所设文献途径的变化。3.选择目的器件单击Assign→Device，跳出Device窗口，此窗口的DeviceFamily是器件序列栏，一方面在此栏中选定目的器件相应的序列名，如EPM7128S相应的是MAX7000S系列；EPF10K10相应的是FLEX10K系列等。根据实际情况完毕器件选择后（本实验为Cyclone||系列的EP2C35F672C8），按OK键。应将此栏下方标有ShowonlyFastestSpeedGrades的勾消去，以便显示出所有速度级别的器件。4.编译（Compiler）单击QuartusII→Compiler，跳出Compiler窗口，此编译器的功能涉及网表文献的提取、设计文献的排错、逻辑综合、逻辑分派、适配（结构综合）、时序仿真文献提取和编程下载文献装配等。单击Start，开始编译！假如发现有错，排除错误后再次编译。5.包装元件入库。编译通过后，单击File→CreateDefaultSymbol,当前文献变成了一个包装好的自己的单一元件（半加器：gate），并被放置在工程途径指定的目录中以备后用。6.用两个半加器及一个或门连接而成一位全加器我们将上述1~5步的工作当作是完毕了的一个底层元件，并被包装入库。运用已做好的半加器gate，完毕原理图输入、连线、引脚命名、器件选择、保存、项目设立、编译等过程，完毕顶层项目全加器的设计。如图4所示。图4全加器的设计图半加器元件gate的调用与库元件的调用方法同样。以文献名aaa.bdf存在同一目录（c:\myeda）中。以下环节同方法二：7.仿真，测试项目的对的性8.观测分析波形9.时序分析五．VHDL文本输入法设计1.实验程序（程序来源：自己独立编写）--全加器设计的文本输入法设计程序--设计人：邓小娇--2023年9月26日--1位二进制全加器顶层设计描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYaaaISPORT(ain,bin,cin:INSTD_LOGIC;--输入信号ain为加数，bin为加数，cin为低位向本位的进位cout,sum:OUTSTD_LOGIC);--输出信号：co为本位向高位的进位，--so为本位和ENDENTITYaaa;--半加器描述：真值表描述方法LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYgateISPORT(a,b:INSTD_LOGIC;--a为加数，b也为加数co,so:OUTSTD_LOGIC);--co为本位向高位进位，so为本位和ENDENTITYgate;ARCHITECTUREART4OFgateISSIGNALabc:STD_LOGIC_VECTOR(1DOWNTO0);--定义标准逻辑位矢量数据类型BEGINabc<=a&b;--a相并b，即a与b并置操作PROCESS(abc)BEGINCASEabcIS--类似于真值表的CASE语句WHEN"00"=>so<='0';co<='0';WHEN"01"=>so<='1';co<='0';WHEN"10"=>so<='1';co<='0';WHEN"11"=>so<='0';co<='1';WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREART4;--或门逻辑描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYor2aISPORT(a,b:INSTD_LOGIC;--a.b都为或门的输入c:OUTSTD_LOGIC);--c为或门的输出ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREone;ARCHITECTUREfd1OFaaaISCOMPONENTgate--调用半加器声明语句PORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTor2aPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALd,e,f:STD_LOGIC;--定义3个信号作为内部的连接线。BEGINu1:gatePORTMAP(a=>ain,b=>bin,co=>d,so=>e);--例化语句，=>表达信号连接u2:gatePORTMAP(a=>e,b=>cin,co=>f,so=>sum);u3:or2aPORTMAP(a=>d,b=>f,c=>cout);ENDARCHITECTUREfd1;2.程序说明对于对数综合器来说,程序所列的所有程序可以同时输入相应的EDA软件进行编译，也能以单独的元件模块分别进行编辑、文献存档、编译和综合。程序中共有3个独立的VHDL设计模块即2个元件模块和一个顶层设计模块aaa存档的文献名最佳与相应的VHDL程序的实体一致如可分别将它们取名为or2a.vhdgate.vhd和aaa.vhd。程序的解析如下：(1)作为文献说明部分由双横线“--”引导了一段注释语句在VHDL程序的任何一行中双横线“--”后的文字都不参与编译和综合(2)实体or2a语句段定义了或门or2a的引脚信号ab(输入)和c(输出)其结构体语句段描述了输入与输出信号间的逻辑关系，即将输入信号ab相或后传给输出信号端c。由此实体和结构体描述了一个完整的或门元件，这一描述可以进行独立编译、独立综合与存档，或被其它的电路系统所调用。(3)实体gate和结构体ART4描述了一个如图1所示的半加器,由其结构体的描述可以看到，它是由一个与非门、一个非门、一个或门和一个与门连接而成的，其逻辑关系来自于半加器真值表(表1)。(4)在全加器接口逻辑即顶层文献的VHDL描述中，根据图1右侧的1位二进全加器aaa的原理图，其实体定义了引脚的端口信号属性和数据类型。其中，ain和bin分别为两个输入的相加位，cin为低位进位输入，cout为进位输出，sum为1位和输出。结构体fd1的功能是运用COMPONENT和COMPONENT例化语句将上面由两个实体or2a和gate描述的独立器件，按照图1全加器内部逻辑原理图中的接线方式连接起来。(5)在结构体fd1中，COMPONENTENDCOMPONENT语句结构对所要调用的或门和半加器两个元件作了声明(ComponentDeclaration)，并由SIGNAL语句定义了三个信号d、e和f作为中间信号转存点，以利于几个器件间的信号连接。接下去的PORTMAP()语句称为元件例化语句(ComponentInstantiation)。所谓例化，在电路板上，相称于往上装配元器件；在逻辑原理图上，相称于从元件库中取了一个元件符号放在电路原理图上，并对此符号的各引脚进行连线。例化也可理解为元件映射或元件连接，MAP是映射的意思。例如由u2指示的语句表达将实体h_adder描述的元件的引脚信号a、b、co和so分别连向外部信号e、cin、f、和sum符号=>表达信号连接。(6)由图1可见，实体f_adder引导的逻辑描述也是由三个重要部分构成的，即库、实体和结构体。从表面上看来，库的部分仅包含了一个IEEE标准库和打开的IEEE.STD_LOGIC_1164.ALL程序包但事实上从结构体的描述中可以看出，对外部的逻辑有调用的操作，这类似于对库或程序包中的内容作了调用。因此，库结构部分还应将上面的或门和半加器的VHDL描述涉及进去，作为工作库中的两个待调用的元件。由此可见，库结构也是VHDL程序的重要组成部分。图5.VHDL设计基本结构一个相对完整的VHDL程序具有如图9所示的比较固定的结构。即一方面是各类库及其程序包的使用声明，涉及未以显式表达的工作库WORK库的使用声明。然后是实体描述，在这个实体中具有一个或一个以上的结构体，而在每一个结构体中可以具有一个或多个进程，当然还可以是其它语句结构，例如其它形式的并行语句结构，最后是配置说明语句结构，这个语句结构在以上给出的示例中没有出现。配置说明重要用于以层次化的方式对特定的设计实体进行元件例化，或是为实体选定某个特定的结构体。一个相对完整的VHDL程序设计构建称为设计实体。六．VHDL文本输入法设计实验环节1.新建项目，选择项目文献夹，输入工程名称，添加文献（一般为空），选择芯片型号，选择仿真工具（一般为默认），最后生成项目。如下图：图6.选择编辑文献图7新建项目2.新建VHDL文献，输入设计语言，保存时要注意与工程文献名相同。如下图：图8新建VHDL文献保存好后，进行综合编译，假如有错误，折回修改。如下图：图9综合编译4、新建一个.vwf文献，并将其设为仿真激励：菜单Assignments->Settings，在左侧选择SimulationSettings，选择这里的.vwf文献

设立为功能仿真：菜单Assignments->Settings，在左侧选择SimulationSettings，设立为FunctionalSimulation

生成功能仿真网表：菜单Processing->GenerateFunctionalSimulationNetlist

开始仿真：菜单Processing->StartSimulation如下图：图10输入设立七．仿真波形分析.如下图：cin1ain0cin1ain0bin0其他类似不在一一分析cout0sum1通过度析，可知仿真结果与真值表相同表3真值表cinainbincoutsum0000000101010010111010001101101101011111因此，仿真对的。八．硬件测试1.Assignments-.>device->图11硬件选择引脚锁定，参照下载实验板1K100的引脚号说明书，选择适当的引脚，如下图：图12引脚设立2.引脚锁定后，保存，必须重新进行一次全程编译，编译通过后才干编程下载。3.编程下载，用下载线将计算机并口和实验箱上的JTAG口接起来，接通电源。选择Tools—>Programmer菜单，打开programmer窗口。在mode中选中JTAG，将Program/Configure下的笑方框选中图13编程下载4在开始编程之前，必须对的设立编程硬件。点击“HardwareSetup”按钮，打开硬件设立口。图14设立编程硬件点击“AddHardware”打开硬件添加窗口，在“Hardwaretype”下拉框中选择“ByteBlasterMVorByteBlasterII”，“Port”下拉框中选择“LPT1”，点击OK按钮确认，关闭HardwareSetu