《数字逻辑电路基础》课件第7章

第7章数据转换与存储7.1数模转换器7.2模数转换器7.3数据存储7.4存储器的应用

7.1数模转换器

7.1.1基本工作原理

DAC是将输入的二进制数字信号转换成模拟信号，以电压或电流的形式输出。常用的线性DAC的输出模拟电压Uo或模拟电流Io和输入数字量D之间成正比关系，即Uo=KUD或Io=KID，式中的KU和KI皆为常数。

DAC的一般结构如图7.1所示。数据锁存器在转换时钟CLK的触发下暂时存放输入的数字信号Dn-1···D0；n位寄存器的并行输出分别控制n个模拟开关的工作状态；通过模拟开关，将参考电压UR按权关系加到电阻解码网络；电阻解码网络是一个加权求和电路，通过它把输入数字量D中的各位1按位加权变换成相应的电流，并汇合为与D成正比的模拟电流Io；经过运算放大电路获得与D成正比的模拟电压Uo。

图7.1DAC的一般结构

DAC有电压输出和电流输出两种类型，其功能符号如图7.2所示。

图7.2DAC的功能符号

对于电压输出型的DAC，输出电压Uo的范围通常为0~-(1-2-n)UR，其计算公式为：

对于电流输出型的DAC，输出电流Io计算公式为：

其中IOFS为最大输出电流，通常IOFS=UR/RI。

7.1.2主要电路形式

下面介绍权电阻网络DAC和倒T型电阻网络DAC。

1.权电阻网络DAC

n位权电阻网络DAC如图7.3所示。它由数据锁存器、模拟电子开关（Si）、权电阻解码网络、运算放大器及基准电压UR组成。

图7.3权电阻网络DAC

集成运算放大器作为，求和权电阻网络的缓冲，主要用来减少输出模拟信号负载变化的影响，并利用Rf=R/2将电流转换为电压输出，即

由上式可见，输出模拟电压U的大小与输入二进制数的大小成正比，实现了数字量到模拟量的转换，变化范围是0~(2-n-1)UR。

2.倒T型电阻网络DAC

图7.4为倒T型电阻网络DAC。该电路中，电阻只有R和2R两种，构成T型网络。开关Sn-1~S0是在运算放大器求和点（虚地）和地之间转换。因此，无论开关在任何位置，电阻2R总是和地相接，因而流过2R电阻上的电流不随开关位置的变化而变化，是恒流，开关速度较高。

图7.4倒T型电阻网络DAC

从图7.4中可以看出，由UR向里看的等效电阻为R，数码无论是0还是1，开关Si都相当于接地。因此，由UR流出的总电流为I=UR/R，而流入2R支路的电流以2的倍数递减，因此流入运算放大器的电流为

运算放大器的输出电压为

若Rf=R，将I=UR/R代入上式，则有：

U的变化范围是0~(2-n-1)UR。

倒T型电阻网络的特点是电阻种类少，只有R和2R两种，因此，可以提高制作精度。在动态转换过程中对输出不易产生尖峰脉冲干扰，有效地减小了动态误差，提高了转换速度。该类型DAC是目前转换速度较快且使用较多的一种。

7.1.3主要技术指标

1.分辨率

分辨率指输入数字量从全0变化到最低有效位为1时，对应输出可分辨的电压变化量∆U与最大输出电压Um之比，即分辨率为∆U/Um=1/(2n-1)。分辨率越高，转换时对输入量的微小变化的反应越灵敏。在电路的稳定性和精度能保证时，分辨率与输入数字量的位数有关，n越大，分辨率越高。

2.转换精度

转换精度是实际输出值与理论计算值之差，这种差值由转换过程中的各种误差引起，主要指静态误差，它包括：

（1）非线性误差。

（2）比例系数误差。

（3）漂移误差。

3.建立时间

从数字信号输入DAC起，到输出电流（或电压）达到稳态值所需的时间成为建立时间。建立时间的大小决定了转换速度。目前8~12位单片集成DAC（不包括运算放大器）的建立时间可以在1μs内。

7.1.4应用示例

【例7.1.1】某倒T型电阻网络DAC，将其输入值从最小以1递增至最大，再以1递减至最小，周而复始，产生一周期为51ms的三角波。要求其波形峰峰值（最大值与最小值之差）2V±1%，最小分辨电压不大于10mV，试确定DAC的主要参数。

解：确定DAC的三个参数，即位数n、参考电压UR、转换时钟CLK的周期。

（1）确定位数n

假定DAC输出最小值为0V，峰峰值为2V±1%，则波形最大值为1.98V≤Um≤2.02V。由题意可知DAC可分辨的电压变化量∆U≤10mV。

DAC分辨率为1/(2n-1)=∆U/Um，所以n=log2(Um/∆U+1)≥log2(1.98/0.01+1)>7.6。n取最小值8，即DAC位数为8。

（2）确定参考电压UR

由于输出最大值Um=(2-n-1)UR，所以UR=-Um/(1-2-8)，即-2.028V<UR≤-1.987V，UR取-2V。

实际最小分辨电压为∆U=-UR/2n=7.8125mV。

（3）确定转换时钟CLK的周期

一个周期内DAC输入值从0递增到最大值255再递减回到0，共需要256+254=510个CLK，即510Tclk=51ms。

CLK周期为Tclk=51ms/510=100us，即频率为10KHz。

7.2模数转换器

7.2.1基本工作原理

ADC是将模拟信号转换为数字信号，转换过程需要通过取样、保持、量化和编码四个步骤完成。

1.取样和保持

取样（也称采样）是将时间上连续变化的信号Ui(t)转换为一系列等间隔的脉冲信号Us(t)，脉冲的幅度取决于输入模拟量。取样后须加保持电路，得到最终结果Uo(t)，以方便量化和编码。图7.5为取样和保持的示意图。

图7.5取样和保持

2.量化和编码

用数字量来表示连续变化的模拟量时就有一个类似于四舍五入的近似问题。必须将取样后的样值电平归化到与之接近的离散电平上，这个过程称为量化，指定的离散电平称为量化电平。

量化的方法一般有以下两种：

（1）只舍不入法，是将取样保持信号Uo不足一个S的尾数舍去，取其原整数；

（2）有舍有入法，当Uo的尾数<S/2时，用舍尾取整法得其量化值，当Uo的尾数³S/2时，用舍尾入整法得其量化值。

3.功能描述

ADC可以采用如图7.6(a)所示符号来描述，其中Ui是模拟输入，UR是参考电压输入，Dn-1···D0为转换输出，CLK为转换过程提供时钟，也称为采样时钟，转换在一个CLK周期内完成。

n位ADC的输出与输入之间关系如图7.6(b)所示，这种按照输入从小到大的顺序进行递增编码称为偏移二进制输出。输出值范围为0~2n-1，有效转换输入电压范围为0~(1-2-n-1)UR。偏移二进制输出转换规则为：

其中“[·]”为取整运算。

图7.6ADC电路符号及输入输出关系

通常输入信号是通过电容交流耦合而来的，这样可以减少前级信号的直流分量对ADC的影响。由于信号几乎没有直流分量，即信号平均值约为0，因此，在采样前需要将信号与UR/2叠加后模数转换。但转换输出值无法体现出输入信号的正负，因此将偏移二进制输出D与2n-1相减转换为补码二进制输出，输出值范围为-2n-1~2n-1-1，有效转换输入电压范围为-UR/2~(1-2-n)UR/2。补码二进制输出转换规则为：

7.2.2主要电路形式

1.计数斜波式ADC

计数斜波式ADC的原理框图如图7.7所示，它由n位二进制计数器、DAC和电压比较器组成。

图7.7计数斜波式ADC

2.逐次逼近式ADC

逐次逼近式ADC结构框图如图7.8所示，它由电压比较器、DAC、逐次逼近寄存器与控制逻辑等部分构成。

图7.8逐次逼近式ADC

3.双积分型ADC

双积分型ADC的转换原理是先将模拟电压Ui转换成与其大小成正比的时间间隔T，再利用基准时钟脉冲通过计数器将T变换成数字量。

图7.9是双积分型ADC的原理框图，它由积分器、零值比较器、时钟控制门G和二进制加法计数器等部分构成。

图7.9双积分型ADC

（1）积分器

由运算放大器和RC积分网络组成。它的输入端接开关S，开关S受计数器的Dn的控制，当Dn=0时，S接输入电压+Ui（正极性），积分器正向积分；当Dn=1时，S接基准电压-UR（负极性），积分器负向积分。因此，积分器在一次转换过程中进行两次方向相反的积分。积分器输出Uo接零值比较器。

（2）零值比较器

当Uo≤0时，比较器输出Uc=1；当Uo>0时，Uc=0。零值比较器输出Uc作为控制门G的门控信号。

（3）控制门

控制门G有两个输入端，一个接标准时钟脉冲源CP，另一个接零值比较器输出Uc。当Uc=1时，G门开，CP通过G门加到计数器；当Uc=0时，G门关，CP不能通过G门加到计数器，计数器停止计数。

（4）计数器

该计数器是n+1位的二进制加法计数器，其输出为D=DnDn-1…D1D0。

数模转换过程为：

（1）计数器在启动脉冲的作用下，D=0。Dn=0使开关S接输入电压Ui，同时计数器开始计数。同时电容C初值为0，进行正向积分，此时Uo≤0，比较器输出Uc=1，G门开。

（2）当计数器计入2n个脉冲后，Dn=1，Dn-1=Dn-2=…=D0=0，使开关转接至-UR，计数器继续计数，电路开始负向积分，Uo逐步上升。

（3）当积分器输出Uo＞0时，Uc=0，G门关，计数器停止计数，完成一个转换周期，把与Ui平均值成正比的时间间隔转换为数字量(Dn-1…D1D0)=2nUi/UR。

这种转换器被广泛应用于要求精度较高而转换速度要求不高的仪器中。

4.并联比较型ADC

并联比较型ADC的电原理图如图7.10所示。该电路由电压比较器，寄存器和编码器三部分构成。

图7.10并联比较型ADC

（1）电压比较器：由电阻分压器和2n-1个比较器构成。

（2）寄存器：由2n-1个D触发器构成。

（3）编码器：将2n-1位比较结果转换成n位二进制代码Dn-1…D0，其编码规则如表7.1所示。

并联比较型ADC的转换速度很快，其转换速度实际上取决于器件的速度和时钟脉冲的宽度。但电路复杂，其转换精度将受分压网络和电压比较器灵敏度的限制。因此，这种转换器适用于高速，精度较低的场合。

7.2.3主要指标

1.分辨率

从理论上讲，一个n位二进制输出的ADC可以区分输入模拟电压的2n个不同量级，能区分输入模拟电压的最小差异，即分辨率，∆=FSR/2n，FSR为满量程输入。

2.转换速度

转换速度是指完成一次转换所需要的时间。

3.相对精度

在理想情况下，输入模拟信号所有转换点应当在一条直线上，但实际上做不到这一点。

7.2.4应用示例

【例7.2.1】某ADC对正弦信号x(t)=sin(4π´106t)进行采样，采样起点为100ns，要求分辨率不大于10mV，试确定ADC电路的参数和以及采样结果。

解：正弦信号频率为2MHz，而采样频率fs至少为2M´2=4MHz。采样频率fs取3~5倍最大频率，本例取4倍，即fs=2M´4=8MHz。

正弦信号的峰峰值为2V，即ADC满量程输入为2V。要求分辨率∆≤10mV，故∆=2V/2n≤10mV，由此可以得出2n≥200，n≥8。本例n取最小值8，此时∆≈7.8mV。

采用补码二进制输出时，0V输入信号的采样结果仍为0。补码二进制输出时线性转换输入电压范围为-UR/2~(1-2-8)UR/2，但输入电压以0V对称，所以有(UR-∆)/2≥1V，即UR≥2V+7.8mV，本例UR取值精确到0.1V，故UR=2.1V。

采样时刻从t=100ns开始，第n个采样时刻的时间t=100ns+nTs，信号的采样结果为

其中n%4是n除以4的余数。

采样值为0.95106的补码二进制输出为[28´0.95106¸2.1]=116=(01110100)2，采样值为-0.95106的补码二进制输出为[28´-0.95106¸2.1]=-116=(10001100)2，采样值为0.30902的补码二进制输出为[28´0.30902¸2.1]=38=(00100110)2，采样值为-0.30902的补码二进制输出为[28´-0.30902¸2.1]=-38=(11011010)2。

故ADC循环输出(01110100)2、(00100110)2、(10001100)2、(11011010)2。

7.3数据存储

7.3.1存储器原理存储器内部由地址译码、存储矩阵、读写控制和输入/输出控制这四个基本单元构成，如图7.11所示。图7.11存储器基本结构

存储器的读写操作是有一定时序要求的，常规的读写操作时序如图7.12所示。

图7.12存储器常规读写操作时序图

从读写操作角度来看，存储器可分为只读存储器（ROM）和随机存取存储器（RAM）。

ROM在正常工作时只能读不能写，因此不存在R/W̅信号。ROM中的数据通常是通过专用装置或方法写入的，并可以长期保存，即断电后仍然存在，是一种非易失性存储器。

RAM在正常工作时可以随时进行读或写操作，但断电后存储器的数据消失，是一种易失性存储器。由于RAM可以进行读写操作，所以采用R/W̅进行读写控制。

7.3.2只读存储器(ROM)

1.基本结构

ROM主要由地址译码器、存储矩阵和输出缓冲器三部分组成，其基本结构如图7.13所示。

图7.13ROM的基本结构

ROM的存储单元连接“字线”和“位线”。若某存储单元内部存储1，则所对应的字线为1时，所对应的位线输出高电平，否则无输出，相当于采用二极管跨接两线。若某存储单元内部存储0，相应的行线和位线之间是没有连接的，相当于断路。图7.14是一个4´8位ROM的等效结构图，4个不同地址所存储的数据如表7.1所示。

图7.144´8位ROM

2.可编程ROM

ROM中信息的存入过程称为编程。根据编程和擦除的方式不同，ROM可分为掩模ROM、可编程ROM(PROM)和可擦除的可编程ROM(EPROM)三种类型。

1)掩模ROM

掩模ROM中存放的信息是由生产厂家采用掩模工艺专门为用户制作的，这种ROM出厂时其内部存储的信息就已经“固化”在里边，所以也称固定ROM。

2)可编程ROM(PROM)

PROM在出厂时，存储的内容为全0（或全1），用户根据需要，可将某些单元改写为1（或0）。这种ROM采用熔丝或PN结击穿的方法编程，如图7.15所示，由于熔丝烧断或PN结击穿后不能再恢复，因此PROM只能改写一次。

图7.15PROM的存储单元

3)可擦除的可编程ROM(EPROM)

这类ROM利用特殊结构的浮栅MOS管进行编程，ROM中存储的数据可以进行多次擦除和改写。主要有紫外线照射擦除的EPROM、用电信号可擦除的可编程ROM（E2PROM）和快闪存储器（FlashMemory）。

（1）浮栅MOS管

在标准MOS管的栅极与衬底之间再加入一个栅极，但这个栅极没有引出线，所以称为浮栅。

（2）紫外线可擦除可编程ROM（UVEPROM）

ROM的存储单元采用如图7.16所示的叠栅注入MOS管。

图7.16叠栅注入MOS管

（3）电可擦除可编程ROM（E2PROM）

E2PROM的存储单元由如图7.17(a)的浮栅隧道氧化层MOS管和一个选通管构成，如图7.17(b)所示。浮栅与漏极之间存在一个隧道区，当隧道区的电场大到一定程序后，漏极与浮栅之间出现导电隧道，电子可以双向流动，该现象称为隧道效应。

图7.17E2PROM的存储单元

（4）快闪存储器（FlashMemory）

快闪存储器的基本单元采用如图7.18(a)所示的叠栅MOS管构成，如图7.18(b)所示。

图7.18快闪存储器的存储单元

7.3.3随机存取存储器（RAM）

随机存取存储器也称随机存储器或随机读/写存储器，简称RAM。RAM工作时可以随时从任何一个指定的地址写入(存入)或读出(取出)信息。根据存储单元的工作原理不同，RAM分为静态RAM和动态RAM。

1.基本结构

RAM主要由存储矩阵、地址译码器和读写控制电路三部分组成，如图7.19所示。

图7.19RAM的基本结构

2.静态半导体存储器

静态存储器的存储单元通常采用MOS管构成的触发器构成，如图7.20所示。V1、V2及V3、V4两个NMOS反相器交叉耦合组成双稳态触发器电路。V2和V4为负载管，V1和V3为反相管，V5和V6为选通管。V1和V3的状态决定了存储的1位二进制信息。

图7.20静态MOS6管基本存储电路

图7.21是一个4行4列的16个基本存储电路构成16´1静态RAM结构示意图。

图7.2116´1静态RAM结构

7.4存储器的应用

7.4.1存储扩展在实际应用时，不同场合所需要的存储容量不同，而单个存储器的容量通常为固定的，这时需要通过字扩展和位扩展两种方式来实现不同容量的需求。

1.字扩展

采用若干个存储器构成具有更多地址的存储空间，如图7.22所示。

图7.22存储器的字扩展

2.位扩展

采用若干个存储器构成具有更大位宽的存储空间，如图7.23所示。

图7.23存储器的位扩展

3.应用示例

【例7.4.1】利用1024´4位RAM构建一个容量为1024´8位的存储空间。

解：所需要构造的存储空间的字数为1024、字长为8，而实际RAM的字数为1024、字长为4，因此需要8¸4=2片1024´4位RAM进行位扩展。

位扩展电路如图7.24所示。

图7.24例7.4.1的存储扩展电路

【例7.4.2】某系统需要容量为4096´8位的存储空间，现有若干片1024´8位RAM，给出容量扩展连接图。

解：存储空间和RAM的字长都是8，不需要位扩展。所需字数为4096，而RAM的字数只有1024，因此需要4096¸1024=4片RAM进行字扩展。

存储空间的地址线为12个，即A11~A0，其中A9~A0连接1024´8位RAM的地址线，A11和A10作为译码输入。

A11A10为00时，1#RAM工作；为01时，2#RAM工作；为10时，3#RAM工作；为11时，4#RAM工作。

每次只有一片RAM工作，不同的地址范围所用的RAM不同，整个容量是4片RAM的容量之和。

字扩展电路如图7.25所示。

图7.25例7.4.2的扩展电路

7.4.2组合逻辑实现

在组合逻辑电路的真值表中，任何一组输入逻辑量的取值都有一组输出与之对应。若把输入与某存储器的地址端相连，存储器的数据端作为该组合逻辑电路的输出，那么存储器内部只要存储该真值表，即可完成组合逻辑运算。

存储器的地址译码器实现了输入变量的“与”运算，形成了输入的所有最小项，存储矩阵形成了某些最小项的“或”运算。因此存储器可以看成是一个“与－或逻辑网络”，即由与阵列和或阵列构成的逻辑电路，可以采用如图7.26所示的阵列框图来表示。

图7.26存储器的阵列框图

为了便于描述，存储器的与、或阵列用符号阵列图来表示。如图7.27所示阵列图描述的是一个二输入四输出的组合逻辑电路。与阵列的输入是地址及其反变量，输出是字线，输入线和输出线垂直。任一字线是由输入构成的最小项，是与运算的结果，它与相应输入线的交叉处画“•”来表示所存在逻辑关系。或阵列的输入是字线，输出是位线，两者互相垂直。任一位线是由若干字线构成的或运算输出，它与相关字线的交叉处画“•”（固定连接）或“´”（编程连接）来表示所存在的逻辑关系。

图7.27二输入四输出阵列图

图7.27所描述的逻辑关系为：W0=A̅1A̅0，W1=A̅1A0，W0=A1A̅0，W0=A1A0，D0=W0+W1+W3，D1=W0+W1+W2，D2=W2+W3，D3=W0+W3。

其真值表如表7.3所示。

【例7.4.3】某逻辑电路的真值表如表7.4所示，画出采可编程ROM实现的阵列图。

解：该电路的最小项标准式为：F0=Sm(1,2,5,6,9,10,13,14)，F1=Sm(2,3,4,5,10,11,12,13)，F2=Sm(4,5,6,7,8,9,10,11)，F3=Sm(8,9,10,11,12,13,14,15)。

PROM的与阵列产生了输入变量的最小项，其存储元件为固定连接，所以用“•”表示；或阵列实现了各输出的最小项之和，其存储元件为编程连接，所以用“´”表示。阵列图如图7.28所示。

图7.28例7.4.3的阵列图

【例7.4.4】采用ROM和寄存器设计时序逻辑电路产生序列1001100101。

解：设计一个计数器，其输出通过组合逻辑网络产生序列。

（1）求计数器模值，确定状态及状态转移表：序列长度为10，故计数器模为10，状态为0~9，采用4比特来表示状态Q，记为Q3Q2Q1Q0。状态转移表如表7.5所示。

（2）确定触发器的激励函数和输出函数的真值表：状态方程为Qn+1=D，D为寄存器的输入，激励函数和输出函数的真值表如表7.6所示。

（3）确定触发器的方程ROM容量：组合逻辑电路的输入为4位，即Q3Q2Q1Q0，输出为5位，即D3D2D1D0和Z。故ROM的地址为4位，字长为5位，容量为16´5位。

（4）连接电路并根据真值表画如图7.29所示的阵列图。

图7.29例7.4.4的阵列图

7.4.3队列存储结构

队列是由n个元素构成的有限序列，内部元素是按照保存的顺序排列的，最前面的数据为队首，最后面的数据为队尾。

队列实质是一个地址连续的存储区，队首和队尾各需要一个指针。队尾指针（RP）始终指向用来保存将要入队的数据的存储单元。队首指针（FP）始终指向将要读出数据的存储单元。队列初始时为空队列，FP=RP=0。入队时，将数据写在RP所指的存储单元，并将RP=RP+1，相当于后移一个存储单元，如图7.30(a)所示。出队时，将FP所指的存储单元的数据读出，并将FP=FP+1，相当于后移一个存储单元，如图7.30(b)所示。

图7.30队列入队和出队示意

图7.31为最大队长为16的循环队列，图7.31(a)的FP=RP=1，QL=0；图7.31(b)的FP=2、RP=1，QL=(1-2)%16=15；图7.31(c)的FP=7、RP=1，QL=(1-7)%16=10。

图7.31长度16的循环队列

队列可以采用字数为2n的存储器来构造，其电路模块有两种：如图7.32(a)所示的共享总线式和如图7.32(b)所示的独立总线式。

图7.32队列的电路模块符号