2023年广州大学EDA实验指导书

试验指导〔2023稿〕广州大学物理与电子工程学院电子系编名目\l“_TOC_250005“试验1、2选1多路选择器的VerilogHDL设计 3\l“_TOC_250004“试验2、设计含异步清零和同步时钟使能的加法计数器 3\l“_TOC_250003“试验3、1位全加器原理图输入设计 4试验4、7段数码显示译码器设计 6试验5、数控分频器的VerilogHDL设计 7\l“_TOC_250002“试验6、2位十进制频率计原理图输入设计法 7试验7、ADC0809的采样把握电路的实现 9试验8、正弦信号发生器设计 11试验9、用流水线技术设计高速数字相关器 12\l“_TOC_250001“试验10、循环冗余〔CRC〕模块设计 14\l“_TOC_250000“试验11、数字钟 15试验12、用直接数字合成器〔DDS〕实现正弦波形发生器设计 161、21VerilogHDL设计一、试验目的：1、 生疏QuartusII的VerilogHDL文本设计流程全过程；2、 学习简洁组合电路的设计、仿真和硬件测试。二、试验步骤：1、依据发给大家的文件“QuartusII9.0根本设计流程-VerilogHDL.ppt”所表达的步骤，利QuartusII21多路选择器的文本编辑输入(mux21a.v)波形。参考程序：见《EDA技术有用教程—VerilogHDL版〔第四版》例3-1〔教材〔第五版〕无该程序，可自行编写〕假设目标器件是EP3C40Q240C8N，建议选试验电路模式5，用键1作为把握端s；ab分clock5、clock0，输出信号y接扬声器speaker。通过短路帽选择clock0256Hz信号，clock51024Hz。最终进展编译、下载和硬件测试试验。1-121多路选择器的引脚锁定窗三、试验报告：2121试验2、设计含异步清零和同步时钟使能的加法计数器一、试验目的：学习计数器的设计、仿真和硬件测试，进一步生疏VerilogHDL设计技术。二、试验原理和试验步骤：2-104位加法器图2-1是一含计数使能、异步复位的4位加法计数器，书中例3-15是其VerilogHDL2-14rstclkD[3：04ENA‘1’时，多路选择器将加1出值加载于锁存器的数据端；当ENA‘0’时保持上一次的输出。试验步骤：依据发给大家的文件“QuartusII9.0根本设计流程-VerilogHDL.ppt”所表达的步骤，在QuartusII上对例3-1〔第四版〔第五版p124例5-15〕2-1形。引脚锁定以及硬件下载测试。假设目标器件是EP3C40Q240C8N5，用键8〔PIO7〕把握RST；用键7ENA；计数溢出COUT接发光管D8；OUTY1；时钟CLKclock2，通过跳线选择4Hz写进试验报告。三、思考题16位二进制加减可控计数器的VerilogHDL四、试验报告要求：说明例3-1〔第四版〔第五版p124例5-1〕能特点，给出其全部信号的时序仿真波形并分析结果。给出试验过程和硬件测试试验结果完成思考题3、1位全加器原理图输入设计一、试验目的：1位全加器的工作原理；1位全加器的原理图输入设计方法；学会QuartusII的时序波形仿真方法；4.了解VerilogHDL设计初步。二、试验原理与步骤：QuartusII环境下，点击QuartusIIfile菜单，选择new，翻开new窗口，在new窗口中选择BlockDiagram/SchematicFile，进入相应的界面，即可输入原理图，输入方法见《EDA45EDA技术有用教程》45节介绍的方法将其作为一个库文件，输入后原理图如以以下图1-1所示。1-1连接好原理图并存盘现在利用已设计好的半加器，完成顶层工程全加器的设计，具体步骤如下：1、翻开一个的原理图编辑窗，然后在本工程名目中找到已包装好的半加器元件h_adderh_adder双击，即可弹出此元件内部的原理图。、完成全加器原理图设计〔图1-，并以文件名f_adder.bdf存在同一名目中。1-2在顶层编辑窗中设计好全加器3、将当前文件设置成Project，并选择目标器件为CycloneIIIEP3C40Q240C8N。4、编译此顶层文件f_adder.bdf，然后建立波形仿真文件。5f_adder.bdf1-3cin、binain输入信号电平的设置，启动仿真器Simulator，观看输出波形的状况。6、锁定引脚、编译并编程下载，硬件实测此全加器的规律功能。图1-3 1位全加器的时序仿真波形51、2、3分别接ainbin、cinD2D1分别接sumcout。请查表确定每个引脚锁定。三、试验留意事项：输入文件名不能用汉字或关键字、非法字符；留意文件在编译连接时的路径；留意引脚安排与对应的FPGA芯片相匹配。四、试验设备：GW48EDA系统，计算机一台五、试验思考：1.比较原理图与文本两种输入方法。六、试验报告要求：给出各层次的原理图及其对应的仿真波形图；给出硬件测试流程和结果；答复试验思考题。试验4、7段数码显示译码器设计〔教材〔第四版〕p139 4-5十六进制7段数码显示译码器设计；〔第五版〕p112〕一、试验目的：学习7段数码显示译码器设计；学习VerilogHDL的多层次设计方法。二、试验原理与步骤:试验原理:7IC744000系列的器件只能作十进制BCD2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最便利的方法就是利用译码程序在FPGA/CPLD中来实现。试验步骤：4-17段译码器真值表图图4-1 共阴数码管及其电路77段BCD7BCD码译码器，输出信号LED7S74-17个段，高位在左，低位在右。例如当LED7S输出为“1101101”7个段：g、f、e、d、c、b、a1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。设计该译码器，在QuartusII上对其进展编辑、编译、综合、适配、仿真，给出其全部信号的时序仿真波〔提示用输入总线的方式给出输入信号仿真数据。引脚锁定及硬件测试。建议选试验电路模式6，用数码8显示译码输出，键8/7/6/5 四位控制输入，硬件验证译码器的工作性能。图4-2 7段译码器仿真波形4位二进制计数器，经上面设计的167段译码器显示。4-3计数器和译码器连接电路原理图四、试验报告要求：1167段译码器的程序设计；2167段译码器电路的仿真波形图和波形分析；3、具体给出计数器和译码器连接的程序设计试验5、数控分频器的VerilogHDL设计〔见教材〔第四版〕p176 5-2模可控计数器设计；〔第五版〕p1275-4可预置型计数器设计〕〔教材〔第四版〕P307，教材第五版P227〕试验6、2位十进制频率计原理图输入设计法一、试验目的：74系列等宏功能元件的使用方法，把握更简洁的原理4FPGA/CPLD验证较简洁设计工程的方法。二、试验原理与步骤：下面是2位十进制频率计的底层元件原理图和顶层原理图的关系：中间为顶层原理图，整个系统由两个底层原件组成，上面是时序把握元件的原理图，下面是计数器元件原理图。先设计底层的两个元件，再设计顶层。图6-3 用74390设计一个有时钟使能的两位十进制计数器〔1〕试验原理：假设某一信号在TNfs为：fs=N/T通常测量时间T1秒或它的十进制时间。依据频率计的测频原理6-1频率计的顶层电路设计中74374是87BCD7774248显示个位频率计数值，下面的显示十位频率计数值〔conter86-3构成的元件。F_IN是待测频率信号〔设其频率周期为410nCNT_EN是对待测频率脉冲计数允许信号〔设其频率周期为32uCNT_ENCNT_EN为高电寻常允许conter8F_INconter8存信号LOCK发出的脉冲将conter824位十进制数“39”7437474374H[6..0]和L[6..0]输给74248译码输出显示，这就是测得的频率值。此后0信号CLR对计数器conter80，以备下一周期计数之用。74374的存在，即使在conter80后，数码管照旧能稳定显示上一测频周期测得的频率值。另外，图中的进位信号COUT是留待频率计扩展用的。在CNT_EN0.5Hz，则其允许计数的脉1秒，这样，数码管就能直接显示F_IN的频率值了。6-4所示的时序关系，产生三个把握信号：CNT_EN、LOCK和CLR,以便使频率计自动完成：计数、锁存和清零。6-2。图6-4 测频时序把握电路工作波形2、试验步骤：首先依据《EDA技术有用教程》第4.5.2小节介绍的方法与流程，完成2位十进计数〔FILE->Create/updata->createsymbolfilesforcurrentfil。依据《EDA技术有用教程》第4.5.2小节介绍的方法与流程，完成测频把握器的设计，〔FILE->Create/updata->createsymbolfilesforcurrentfil。层次化设计的方法，完成2位频率计的设计，包括原理图输入、编译、综合、仿真、引脚锁定、编程下载和硬件测试。注：建议硬件测试试验电路承受NO.6F_IN接clock0；测频把握时钟CLK接clock〔8h。四、思考题：1、怎样实现测频范围的扩大；2、怎样提高测量的准确度。五、试验报告要求：14位十进制频率计的设计流程；123试验7、ADC0809的采样把握电路的实现(《EDA技术有用教程—VerilogHDL版〔第四版〕》P286)〔第五版〕》P278)一、试验目的：学习用状态机对A/D转换器ADC0809的采样把握电路的实现。二、试验原理和试验步骤：试验原理：ADC0809是CMOS8A/D88个模拟量中的一个进入转换器中。ADC08098100μs8路多路开关，输出有三态缓冲器把握，单5V电源供电。7-1ADC0809工作时序7-1所示，START7-1ADC0809工作时序3位通道选择地址〔ADDC，ADDB，ADDA〕信号的锁存信号。当模拟量送到某一输入端〔如IN1或IN2等，由3位地址信号选择，而地址信号由ALEEOC是转换状况状态信号〔类似于AD574的STATUS〕,100us后，EOC产生一个负脉冲，以示转换完毕；在EOC的上升沿后，假设输出访能信号OE为高电平，则把握翻开三态缓冲器，8位数据结果输至数据总线。至此ADC0809的一次转换完毕。试验内容：〔1〕利用QuartusII8-2进展文本编辑输入和仿真测试；给出仿真波形。最终进展引脚锁定并进展测试，硬件验证例8-2电路对ADC0809的把握功能。7-2采样状态机构造框图引脚锁定状况：先用141中“17”和“8”相连，具体管脚锁定状况见“17”和“8”处两边已标出。程序设计中ADDA、ADDB均需赋0。试验板上的ENABLE即程序中的EOC。两个数码管显示Q输出，选择模式5的数码管1、2或数码管8、7，不要选择中间的，因中间数码管的局部引脚已被ADC0809使用〔试验板没有从ADC0809 D[7：0]连接的数码管〕〔2〕在不转变原代码功能的条件下将课本例8-2表达成用状态码直接输出型的状态机。三、思考题：利用课本8.7节介绍的多种方法设计安全牢靠地状态机，并对这些方法作比较，总结安全状态机设计的阅历。四、试验报告要求：具体写出ADC0809的采样把握电路的工作原理；给出ADC0809的采样把握的程序代码及程序分析；给出仿真波形并对仿真波形进展分析；给出硬件测试结果试验8、正弦信号发生器设计〔见教材〔第四版〕p220 6-2正弦信号发生器设计；〔第五版〕p194 7-2正弦信号发生器设计〕一、试验目的：学习用VerilogHDL设计波形发生器和扫频信号发生器；FPGA对D/A的接口和把握技术；学会LPM_ROM在波形发生器设计中的有用方法。二、试验原理和试验步骤：8-1波形发生与扫频信号发生器电路构造图试验原理：8-14局部组成：首先是FPGA中的波形发生器把握电路，它通过外来把握信号和高速时钟信号，向波形数据ROM发出地址信号，输出波形的频率由发出的地址信号的速度打算；当以固定频率扫输出波形为扫频信号。波形数据ROM中存有发生器的波形数据，如正弦波或三角波数据。当承受来自FPGA从而使D/AROM可以由多种方式实现，如在FPGA外面外接一般ROM；由规律方式在FPGA中实现；或由FPGA中的EAB模块担当，LPM_ROM12种方式容3种方式则兼顾了两方面的因素。D/A转换器负责将ROM输出的数据转换成模拟信号，经滤波电路后输出。输出波形的频率上限与D/A器件的转换速度有重要关系，本例承受DAC0832器件。DAC08328位D/A1µs，其引脚信号以及与FPGA目标器件典5图所示。其参考电压与＋5V工作电压相接〔有用电路应接周密基准电压。DAC0832的引脚功能简述如下：ILE〔PIN19：数据锁存允许信号，高电平有效，系统板上已直接连在＋5V上。WR1、WR2〔PIN2、18：写信号1、2，低电平有效。XFER(PIN17)：数据传送把握信号，低电平有效。VREF〔PIN8：基准电压，可正可负，－10V～＋10VRFB〔PIN9：反响电阻端。IOUT1/IOUT2(PIN11、12)：电流输出端。D/A转换量是以电流形式输出的，所以必需照试验构造图NO.5C所示连接方式将电流信号变为电压信号。AGND/DGN〔PIN310：模拟地与数字地。在高速状况下，此二GND地的连接线必需尽可能短，且系统的单点接地点须接在此连线的某一点上。正弦波波型数据由64个点构成，此数据经DAC0832，并经滤波器后，可在示波器上观看到光滑的正弦波(假设接周密基准电压，可得到更为清楚的正弦波形)。试验步骤：利用《EDA技术有用教程》p2006.4.3介绍的方法，定制波形数据ROM，并完成mif数据文件的编辑。必要时增加波形点数，以利低频输出时，仍保持良好波形。波形数据可由其它方式自动生成，完成波形发生器和扫频信号源的设计，仿真测试及试验系统上的硬件测试。101GW48-PK47147”和“14”处已标出，接上USB电源和±12V电源〔左上角高压开关翻开，四周led灯亮即表示翻开，寻常不要翻开高压，时钟接50MHDAC输出接示波器，下载设计。依据课本p206，图6-49所示，用原理图方法设计正弦信号发生器，硬件实现时可以通过SignalTapII〔选做〕三、思考题：CLK50MHz，ROM128个，150KHz，0832是否能适应此项工作？为什么？〔下面要求均针对波形数据放在内部ROM中的程序设计〕作出本项试验设计的完整电路图，具体说明其工作原理，给出程序代码及程序分析；给仿真波形并对其进展分析具体表达基于LPM_ROM的VerilogHDL电路设计的具体内容、仿真波形和分析测试、试验内容。具体表达硬件试验过程和试验结果分析。试验9、用流水线技术设计高速数字相关器《EDA技术有用教程—VerilogHDL版〔第四版〕》P246；〔第五版〕P238)一、试验目的：其进展仿真和硬件测试。二、试验原理与步骤1、试验原理：数字相关器用于检测等长度的两个数字序列间相等的位数，实现序列间的相关运算。10表示数据位一样；异或为1表示数据位不同。多位数字相关器可以由多个一位相关器构成，如N位的数字相关器由N个异或门和N1位相关结果统计电路构成。2、试验步骤：〔1〕依据上述原理设计一个并行4位数字相关器。提示：利用CASE41位相关结果的统计，其样例程序如下：modulexiangguan(a,b,c);input[3:0]a,b;output[2:0]c;reg[2:0]c;always@(a,b)begina[3..0]b[3..0]4位相关器3a[3..0]b[3..0]4位相关器3＋a[7..4]b[7..4]44位相关器3＋a[11..8]b[11..8]5c[15..0]4位相关器3＋a[15..12]b[15..12]44位相关器34”b0001,4”b0010,4”b0100,4”b1000:c=3”d3;4”b0011,4”b0101,4”b1001,4”b0110,4”b1010,4”b1100:c=3”d2;4”b0111,4”b1011,4”b1101,4”b1110:c=3”d1;4”b1111:c=3”d0;default:c=3”d0;endcaseendendmodule利用试验步骤(1)416位数字相关器。使用QuartusII估量最大延时，并计算可能运行频率。在试验步骤(1)的根底上，利用设计完成的416位数字相关器，9-1，并利用QuartusII计算运行速度。9-116位相关器构造(4)试验步骤〔3〕的163级组合规律实现的，在实际使用时，对其EDA技术有用教程》中第11章优化和时序分析的有关内容进展设计。注：假设使用经典时序分析，需首先在setting中设置，由于软件默认是使用TimeQuest进展时序分析。如何使用TimeQuest进展时序分析，见相关PPt。五、思考题：考虑承受流水线后的运行速度与时钟clock的关系，测定输出与输入的总延迟。假设输入序列是串行化的，数字相关器的构造如何设计？如何利用流水线技术提高其运行速度？四、试验报告要求：1、具体表达数字相关器的设计原理；2、具体给出各试验步骤的原理图、工作原理、程序设计、电路的仿真波形图和波形分析；3、具体表达硬件试验过程和试验结果分析。10、循环冗余〔CRC〕模块设计一、试验目的：设计一个在数字传输中常用的校验、纠错模块：循环冗余校验CRC模块，学习使用FPGA器件完成数据传输中的过失把握。二、试验原理和试验步骤：1、试验原理：CRC即CyclicRedundancyCheck经过CRC方式编码的串行发送序列码，可称为CRC码，共由两局部构成：k位有效信息数据和r位CRCr位CRC校验码是通过k位有效信息序列被一个事先选择的r+1位“生成多项式”相“除”〔r位余数即是CRC校验码“2运算”CRC校验码一般在有效信息发送时产生，拼接在有效信息后被发送；在接收端，CRC码用同样的生成多项式相除，除尽表示无误，弃掉rCRC校验码，接收有效信息；反之，则表示传输出错，纠错或恳求重发。125CRC校验码发送、接收，由两个模块构成，CRC校验生成模块〔发送〕和CRC校验检错模块〔接收，承受输入、输出都为并行的CRC10-1CRC模块端口数据说明如下：datafinidatafinisdatadataldCRC校验生成模块datacrchsenddatacrchrecvCRC校验检错模块rdataerrorclkclk图10-1 CRC模块sdata：12位的待发送信息datald：sdata的装载信号datacrc：附加上5位CRC校验码的17位CRC码，在生成模块被发送，在接收模块被接收。clk：时钟信号rdata：接收模块〔检错模块〕接收的12位有效信息数据hsend、hrecv：生成、检错模块的握手信号，协调相互之间关系error：误码警告信号datafini：数据接收校验完成承受的CRC生成多项式为X5+X4+X2+1512位。2、试验步骤：编译以上例如文件，给出仿真波形。crcmCRC校验生成模块和CRC校验查错EDA试验系统上的FPGA目标器件中实现。三、思考题假设输入数据、输出CRC码都是串行的，设计该如何实现〔提示：承受LFS。8个时钟周期才能完成一次CRCclk周期内完成。四、试验报告：具体表达CRC校验的工作原理；给出程序设计、程序分析；给出仿真波形并分析；硬件测试和具体试验过程。11数字钟一、试验目的与要求：1、试验目的：进一步把握用VerilogHDL语言编写任意进制计数器的方法，通过本次试验要充分生疏到，顶层构造的设计和优化在综合设计中的重要性。2GW48试验箱上实现。具体要求如下：计时可选十二进制计时和二十四进制计时；可手动校时，能分别进展时、分的校正；1用按键提前终止闹铃；带秒表功能；〔选做〕带日历显示，可显示月、日等。〔选做〕二、试验根本原理与功能：根本原理：数字钟秒到分、分到时均为60进制，利用VerilogHDL编写模60的计数器，秒模块的CLK好是分模块的CLK。分模块的进位作为时模块的CLK。时模块为24进制。上的按键产生的单脉冲，从而实现调整时间的功能。闹铃时间与当前时间要共用数码管的方式显示现。闹铃实现可承受比较计时模块输出与闹钟设定输出完全相等时发声。三、试验主要技术指标：1、能够用数码管显示当前时间的时、分、秒。〔时承受24小时制〕2、能够通过按键调整时钟的时、分。3、能够设定闹铃时间。闹铃时间到，有声音提示。4、闹铃时间与当前时间要共用数码管的方式显示，并能用按键来切换。四、