第7讲：VHDL对电路结构描述方法

第七讲VHDL语言对电路结构的描述方法1提纲结构模型层次与抽象类属配置总结2结构模型的基本要素在结构模型的描述中，一个数字系统是由模块和模块之间的互连构成的这些模块本身可以用行为模型或结构模型来描述每一个模块都有自己独立的entity和architecture结构3结构描述方法定义设计中的模块描述模块间的互连4结构描述方法half_adder和or_2的entity/architecture必须已经存在5结构描述方法：状态机举例6结构描述方法：状态机举例

结构化描述和电路图是一一对应的关系注意上面的例子中没有连接的端口用“open”来表示7层次化与抽象性8层次化与抽象性9层次化与抽象性结构化的描述是可以嵌套的结构化描述通过嵌套就形成了一个层次化的模型在进行仿真之前，这种层次化的结构需要被展平（flattened）层次化结构中的最底层单元的行为描述必须存在10层次化与抽象性11层次化与抽象性

在这种层次化结构中可以方便地引用IPcore和厂家库对其中某一特定的部件，可以在不同的抽象层次上进行仿真12类属（Generic）定义利用类属定义可以实现参数化的电路描述13类属在层次化描述中的运用14类属在层次化描述中的运用：全加器举例15类属在层次化描述中的运用：全加器举例16类属定义的优先权17类属定义的优先权类属映射的优先权高于模块内部的定义！18类属（Generic）的运用类属是常数型对象，在Architecture中只能读在编译VHDL程序时，必须指明类属的值类属是VHDL接口定义的一部分，但没有电路上的对应对象类属不仅可以用来描述延迟参数，而且是一种强大的结构描述手段19类属的运用：N输入门电路20类属的运用：N输入“或”门电路21类属的运用：N位寄存器22生成语句（GenerateStatement）生成语句以一种参数化的方式来描述逻辑电路的规则化互连运用生成语句的前提条件简明的描述所实例化的电路是一种重复的结构23生成语句（GenerateStatement）24生成语句的运用：8位加法器的描述25生成语句的运用：8位加法器的描述首先需要识别具有规则互连的逻辑电路定义局部的信号阵列来实现其中的规则互连部分编写生成语句类似于循环（loop）和多维阵列特别关注其中没有连接的信号！完成设计的其余部分26配置（Configurations）语句27配置（Configuration）语句一个设计实体（entity）可以有多个备选的结构（architecture）配置语句（configuration）定义了设计实体和特定结构间的对应关系28配置语句：组成部件的绑定29配置语句：组成部件的绑定在绑定过程中，我们关注于结构而非实体通过绑定可以加强设计的共享：设计细节的变更可以通过变更配置来方便地实现，整个系统的高层结构和组成保持不变。30VHDL语言默认的绑定规则查找同名的实体如果存在多个同名实体，则将最后编译的结构进行绑定31VHDL语言默认的绑定规则32配置语句的绑定33配置语句的绑定34总结结构模型对实际电路结构