【SRAM电路设计与版图实现12000字（论文）】

SRAM电路设计与版图实现摘要随着半导体加工工艺的发展,晶体管的特征线宽越来越小,现已降到数十纳米数量级。这一变化趋势在提高芯片集成度的同时提高了晶体管的工作速度,但也加剧了晶体管阂值电压的波动,给的设计带来新的挑战。论文以提高速度、降低功耗、减小面积和抑制工艺波动为主要目标,通过研究Windbond0.5umSRAM的结构,最终设计完成了一块1024x32的SRAM。针对第一级高速缓存的性能需要，进行小容量高性能SRAM设计。存储器高性能体现在电路设计和版图设计两个方面，分成时钟模块、锁存模块、译码模块、存储模块和IO模块等五个模块分别进行设计。在时钟模块，使用门控逻辑单元产生门控时钟，减少时钟不必要翻转从而减少电路的功耗损失。读门控时钟后接一个窄脉冲产生电路，窄脉冲在能正确锁存GRBL（最终读出位线）基础上,将窄脉冲宽度调整到足够大，既可减少窄脉冲电路的延时单元使用而减小电路面积，又可减少GRBL通过触发器的延时而减小路径延时。在译码模块，由于定制存储器的规格容量小，使用静态CMOS逻辑的二级译码电路进行译码，会比动态译码电路具有更高稳定性和更低的功耗，同时译码速度也较快。在存储模块，存储阵列的存储单元由8管SRAM单元组成，对存储器整体的电路设计性能的提高起到重要作用。在IO模块，采用动态预充的方式，分两条路径将读出0和读出1传送到GRBL，然后使用窄脉冲SR触发器对GRBL进行锁存，该部分电路具有速度快、稳定性好和面积小等特点。关键词：SRAM电路设计；多路选择器；时钟电路；版图设计目录TOC\o"1-3"\h\u153661绪论 193861.1研究背景 123791.2研究现状 182401.3研究内容 2276082SRAM简述 3316872.1SRAM的发展趋势 3182922.2SRAM的应用领域 4136792.3SRAM的存在问题 5282023存储器电路设计 668863.1电路整体结构 6130793.2电路分体结构 6260583.2.1时钟模块 662833.2.2锁存模块 8106683.2.3译码模块 972483.2.4存储模块 10111984存储器版图设计 13315134.1SRAM版图布局与规划 13146024.2SRAM存储单元版图设计 15195514.3SRAM译码单元版图设计 17305504.4SRAM读出电路版图设计 1887634.5版图验证模拟 19199965结论 2229949参考文献 231绪论1.1研究背景一个典型高速缓冲存储器系统由一个标准的存储器层次组成的，包括片上高速缓存（L1）、片外高速缓存（L2）以及快速页模式DRAM或EDODRAM。在DSP芯片中，高速缓存体系结构采用两级实时高速缓存，第一级存储器为较低字节的数据和程序指令进行缓存,并能够消除程序和数据总线对存储器资源的冲突。高速缓存和数据指令集都存储在SRAM单元阵列中，由于受管芯面积不能太大的限制，第一级存储器的容量不能太大，并要求具有很快的速度。基于L1高速缓存的广泛性和重要性，设计系列小容量高性能SRAM存储器成为解决问题的当务之急。高性能SRAM一直以来都是科研工作者研究的对象和追赶的目标。集成电路的工艺尺寸在不断缩小，人们对存储器的性能提出更高要求，使得SRAM设计面临挑战和机遇并存的境地。由于SRAM具有广泛的应用领域，加之市场前景极其广阔，正吸引着无数研究人员的浓厚兴趣。存储器的性能会随着工艺尺寸缩小而提升，但在进入纳米工艺之后，在性能某些方面改善的同时也会凸显出一些其他问题，这给SRAM电路设计和版图设计提出更多新要求。在0.5um工艺，多款DSP芯片，需要很多不同规格容量的高性能SRAM，用于满足工程项目具体需要。存储器定制设计成为提高性能的众望所归，本文的研究背景基于此而具有更加重要的现实意义。1.2研究现状集成电路工艺水平不断取得突破，SRAM的设计正面临着新挑战。SRAM对存储单元要求更加严苛，新型存储单元设计以及存储阵列外围电路设计，必须达到新工艺条件的真实要求。在超深亚微米工艺条件下，传统6管SRAM单元暴露的问题很多。由于供电电压下降而致稳定性下降，由于漏电流呈指数增长而致抗噪声能力减弱，因此造成功耗浪费损失。正因传统6T存储单元存在稳定性差，抗噪声能力弱，以及工艺尺寸迁移引起的漏电流等问题，由此产生一种新型8管SRAM单元。目前在65nm、40nm和32nm工艺，已经开始采用8管SRAM单元代替传统6管SRAM单元。跟传统6管SRAM单元相比，8管SRAM单元在稳定性、功耗，以及运行速度等方面都有大幅提高，当CMOS工艺尺寸变得越小，这种优势就会更明显。使用8管SRAM单元技术替代传统6管SRAM单元技术，晶体管数量会增加2个，导致存储阵列面积有所增加，但读出电路面积会比6管的小很多。8管SRAM单元的设计目标在于降低功耗和提高稳定性。8管SRAM单元采用读写分离的策略，可以有效消除读破坏，提高稳定性；采用两下拉管读出，两管串联具有折叠效应，可以减少读位线漏电流。8管SRAM单元已被大量应用在Intel的Vcc微处理器中，不仅因为它可以适应更低电压，还因为它具有的性能和多端口的特征，因此它通常被应用在重要的低级缓存以及寄存器文件上。1.3研究内容本文将对0.5um工艺下SRAM的设计展开研究，主要研究重点在时钟电路、多路选择器及译码电路。全文研究内容和创新点如下:第一，分析研究了SRAM的多路选择架构。SRAM多路选择架构分为一级架构和二级架构，这两种架构又各自有其单边及双边结构实现方式。从理论上分析了SRAM多路选择架构中一级架构和二级架构及其相应单边结构和双边结构的性能，指出随着灵敏放大器特征数字N的增加，二级架构的性能相对于一级架构的优势越来越明显;二级架构的最优结构出现在其两级译码的两个特征数字相近时。一级单边结构会随着N的增加而逐渐超越一级双边结构，但是二级单边结构的性能在可以接受的N值范围内一直不如二级双边结构。第二，分析研究了SRAM的时钟电路。现在主流的SRAM时钟电路都由两种放电电路构建，从概率学角度分析比较了这两种放电电路的性能，并通过100,000次蒙特卡罗的仿真证明了分析结果。最终选用了较优的一种构建了时钟电路。这个时钟电路很好的实现了SRAM各部分的协同工作，并且有在流片后调节SRAM性能的功能。分析研究了SRAM的译码电路。指出了译码电路设计中要考虑的众多因素，说明了减少功耗、增加存取速度的译码电路的设计方法。2SRAM简述2.1SRAM的发展趋势人们对存储器容量小型化以及长电池使用寿命需求的不断增长，已使得易失去性存储器从传统的SRAM向高密度、低功耗的SRAM发展。随着工艺的减小，密度会更高，速度会更快，功耗会更低，但是可靠性会变得更差。受尺寸减小的影响，电路内部互连线间的寄生效应越发明显，给SRAM电路的电源、时钟等网络的可靠性带来很大隐患，若不解决这些问题，工艺尺寸改进所获得的性能提升将会被抵消。而存储器的全定制设计，则需在工艺减小而获得优良性能的基础上，继续进行电路的优化设计，使存储器的性能获得最大程度地提高，同时也将存储器的稳定性和可靠性考虑到设计中去。一款性能精良的全定制SRAM存储器，具有三高一低的特点，即高可靠、高密度、高速度和低功耗，SRAM存储器的设计朝着这个方向进行发展。高可靠可靠性对于存储器的稳定正常工作，具有很重要的指示意义。在保证存储器功能不能出错的基础上，还能抵抗因环境的变化而表现出的适应能力。由于存储器存在大扇出，应该要保证逻辑单元有足够的驱动能力；存储单元存在读写过程，不致产生读写破坏；脉冲产生电路的脉宽要恰到好处，保证输出结果的边缘触发不会出现锁存错误；在不同工艺拐角时，建立时间和保持时间应该能让数据进行成功锁存。高密度存储器的大半部分面积是存储阵列，有效降低存储单元的尺寸和合理最小布置存储单元版图面积，都可以起到提高存储器密度的作用。在存储器的外围电路，要严格按照逻辑努力的对应，合理搭配逻辑单元的驱动和负载，使逻辑单元不会有驱动冗余而增加不必要的尺寸。在版图的布局，充分利用彼此的关系进行合理紧密的层次化布局，使版图的整体面积最小。高速度随着工艺水平的发展，高性能处理器的频率越来越高，需要SRAM具有更快的存取速度来满足处理器的性能要求，尤其是多核处理器的出现，进一步加剧了这种高速度的需求。面对这些要求，设计者们采用了各种各样的新技术来满足。工艺尺寸的缩小，会使存储器的存取速度提高，但还需在这个基础上，进行电路的优化设计使存储器的存储速度更快，以发挥高性能存储器的最大潜力和优势。低功耗在存储器电路中，存储阵列主要是静态功耗，外围电路主要是动态功耗。但是随着工艺尺寸的缩小，亚阈值漏电流越来越大，静态功耗将成主要的功耗消耗来源，这会使得大量的电池功耗会被漏电流消耗。存储单元种类的选择，以及存储单元尺寸的合理调整，对抑制漏流功耗都有重要作用。而外围电路则在于电路结构的优化和逻辑单元的选择，可以降低不必要的多余翻转而降低动态功耗。还有一个降低功耗最快捷的方法，就是减小系统的工作电压，但CMOS器件存在一个最低的数据保留电压。2.2SRAM的应用领域集成电路技术在计算机、控制系统、通信等领域具有广泛应用，在人们日常生活各个方面已经难以摆脱电子产品的辅助作用。电子产品也正扮演着越来越重要的角色，电子产品内部SRAM的作用显得更加重要。在近几十年信息技术发展非常迅猛，不断推动科技向前进步，不断满足社会的最新需求。微处理器设计作为信息产业的核心技术，已经被广泛应用到军用、民用等诸多领域，如天上飞的卫星、导弹、飞机等飞行器，以及个人使用的电脑、手机和路由等，都有微处理器在里面发挥作用。研发具有自主知识产权的微处理器芯片，对一个国家的安全和国力的提升具有重要战略意义。DSP芯片在通信和计算机领域应用广泛，由于半导体存储器发展显著，逐渐被嵌入到微处理器系统中去。SRAM支持同时进行读和写的功能，并且存取时间适当，非常具有灵活性；SRAM还具有高性能和低功耗的特点，在易失性高速缓存中，嵌入式SRAM在芯片上最为常用。为保证海量数据能够进行瞬间的交换和传输，需要大量快速、高性能、低功耗的片上或嵌入式存储器，例如笔记本电脑、智能手机、传感器和医疗设备等离不开高性能的SRAM存储器。现今高性能微处理器中，大半部分面积用于高速缓存，并且这一比例还在进一步提高。根据国际半导体技术路线图（ITRS），2014年片上存储器的面积将会占到专用集成电路总面积的94%。不同MOS存储器技术的市场份额中，SRAM存储器所占的比例在15%左右。SRAM存储器的销售额逐年增长，从98年不到50亿美元的销售额，而到今天销售额已经超过了200亿美元大关。由此可见，半导体存储器的应用前景和市场前景都非常广阔。2.3SRAM的存在问题集成电路工艺尺寸在不断减小，目前工艺水平已经达到纳米级别。相较于微米级电路，在纳米级电路凸显了各种因素，引起各种不良效应。静态噪声容限通常定义为使存储数据发生发转的最小直流(DirectCurrent)噪声电压。在纳米工艺，晶体管漏电流现象非常严重，这样会增加静态功耗；晶体管二级效应也随之加大；互连线间寄生效应明显，给信号的可靠性带来隐患。在读写过程中数据稳定性问题更为突出。读写延迟传统的6管SRAM单元存在读写破坏的可能，设计新型SRAM单元用于满足读写时序和功耗的需要。漏电流随着工艺的减小而使得漏电流现象更加显著，尤其是亚阈值电流占据着主要的位置。在65nm工艺下，晶体管漏电流剧增，漏电流消耗的功耗占电路总功耗的50%以上，而且是电路处于休眠状态时功耗的主要来源，因此，低功耗设计已成为当前低功耗SRAM设计的关键。3存储器电路设计3.1电路整体结构小容量SRAM存储器电路结构由门控时钟、地址锁存、读写译码、存储阵列和IO控制四部分组成。小容量SRAM存储器通用结构图，如下图3.1所示：图3.1SRAM存储器流程结构框图从上图可以看出，电路关键路径依次经由时钟模块、锁存模块、译码模块、存储阵列和IO模块。在锁存模块对读写地址和数据进行锁存，在IO模块通过预充方式输出读出结果，然后对读出结果进行触发锁存。读写地址进行分别译码，用以控制存储阵列的存储单元进行定向读写操作。数据经由锁存之后，直接进入存储阵列以待存储。存储器的核心部分是由存储单元组成的存储阵列。存储单元的类型，以及由此构成存储阵列的宽度和深度，决定存储阵列的外围电路设计。存储单元的选择和设计是整个存储器电路设计的核心。3.2电路分体结构3.2.1时钟模块时钟模块电路为时钟树结构，是存储器整体运作的动力源泉。时钟模块存在扇出负载大，翻转频率高等问题，在设计过程中需保证单元尺寸驱动能力，并改进设计降低翻转功耗。在时钟模块电路设计中，通过时钟信号CLK、写使能WEN和读使能REN，分别产生另一时钟信号ALCK和两门控时钟信号WCLK、RCLK，以及一个窄脉冲信号RCLK_D。时钟模块电路设计如下所示：图3.2时钟模块电路从上图可以看出，存在两个关键的电路设计，一个是门控时钟产生电路，另一个是脉冲信号产生电路。门控时钟电路在图3.2中存在两处门控时钟产生电路，分别是由写使能产生的WCLK和由读使能产生的RCLK，这两处门控时钟电路一样，以下仅以写门控时钟电路设计为案例进行说明，写门控电路结构如下所示：图3.3写门控时钟电路读写使能WEN、REN都是低有效，在门控时钟电路里，经过一级反相器到达门控逻辑的E端口变成高有效。E端口与TE端口是逻辑‘或’的关系，TE接地为0，因此输入数据只有E端口的值。门控逻辑的锁存逻辑是负锁存器，当时钟为低电平时，锁存器处于透明状态，数值通过锁存器；当时钟为高电平时，数值在锁存器输出端保持稳定。从锁存器出来的值，再与时钟信号相‘与’，产生门控时钟WCLK。WEN、CLK、WCLK三者的波形关系如下所示：图3.4写门控时钟波形从上图可以看出，当WEN为低电平，即有效时，时钟信号CLK传播到WCLK输出；当WEN为高电平，即无效时，WCLK处于低电平，没有翻转。使用门控时钟的好处，在于可以降低时钟的不必要翻转，从而降低功耗。2)脉冲发生电路时钟模块的另一个关键电路是窄脉冲发生电路，通过采用简单的延时单元来控制脉冲宽度，它的电路结构如下所示:图3.5窄脉冲发生电路从图中可以看出，RCLK信号通过两条路径到达与门的两个端口，一条路径是RCLK直接到达与门的A1端口，另一条路径则是经过两级buffer之后到达与门的A2端口。由于RCLK信号到达A2端口比到达A1端口要晚，在与门处进行错位相‘与’，短脉冲发生波形如下：图3.6窄脉冲发生波形3.2.2锁存模块锁存模块分为三个部分，分别是读地址锁存、写地址锁存和写数据锁存。读地址锁存与写地址锁存电路相同，数据锁存为另一种锁存电路。下面分别从地址锁存和数据锁存两个角度，来对锁存模块进行全面介绍。1)地址锁存地址锁存分为读地址锁存和写地址锁存，都是受到ACLK信号控制。ACLK信号是CLK信号经过一级buffer而来，从而增加ACLK信号的驱动能力，用于应对ACLK信号的10个扇出形成的大负载。地址锁存电路如下所示：图3.7地址锁存电路上图中的锁存器为负锁存器，当ACLK为低电平，锁存器处于透明模式，读写地址从D传到Q输出，以及取反后传到QN输出；当ACLK为高电平，锁存器处于维持模式，保持Q和QN处的值。从Q和QN端口出来的W_A、W_A_N、R_A和R_A_N信号，将作为预译码的输入信号，读写地址位宽决定最终译码输出字线位数，从而决定存储阵列的深度。2)数据锁存数据锁存电路为写入IO电路，是对写入的数据先进行寄存，在写门控时WCLK控制下由触发器寄存，WCLK信号扇出个数由写数据位宽数决定。数据锁存电路结构如下所示：图3.8数据锁存电路锁存单元为边缘触发器，当WCLK上升沿到来之时，触发器瞬间导通，数据从D端口到达Q端口；当WCLK为高电平或者低电平，触发器处于维持状态，Q和QN的值WBL和WBLB的值保持不变，保持的时间为一个时钟周期，相当于写数据被寄存了一个时钟周期。写入数据D的位宽决定存储阵列宽度。3.2.3译码模块译码模块的功能主要是将二进制的读写地址，译码成十进制的读写字线。由于读写地址具有相同位宽，读写地址的译码电路是一样的。根据电路结构的不同类型，译码器通常分为静态译码器与动态译码器。静态译码器采用互补CMOS电路结构，动态译码器采用动态电路结构。大容量存储器设计一般使用动态译码电路。动态译码电路的优点在于速度快。但是也有缺点，动态译码的字线扇出负载过大，可能导致数据写入或者读出错误；动态译码的稳定性也太差，可能导致字线译码错误。小容量存储器设计则是使用静态译码电路。静态译码电路使用互补CMOS电路结构，具有很高的稳定性及低功耗等特点，但是它的速度较慢。通过对译码电路结构进行分级译码，优化电路结构和逻辑单元尺寸，可以提高译码电路的速度。静态CMOS译码电路分级译码结构图如下：图3.9分级译码电路结构图从上图可以看出，一级译码使用一级逻辑与门即可，逻辑与门的输入端口不宜超过3个。由于门控时钟也占用1个输入端口，一级译码适合于位宽为2~3的读写地址。当读写地址位宽大于3时，则需采要使用二级译码电路。二级译码分为初级译码和最终译码两部分，初级译码将读写地址按位分成两部分，然后对两部分初级译码分别进行译码，最终译码则是将两部分初级译码进行译码，通过初级译码和最终译码两级译码实现整体译码。二级译码适于位宽为4-6位的读写地址，当读写地址位宽大于7时，一般采用行译码和列译码的形式进行译码，低位地址用行译码，高位地址用列译码。TPSRAM32x32存储器的读写地址位宽为5，使用两级译码电路进行读写地址译码。3.2.4存储模块存储模块是存储器电路的核心模块，存储模块在存储器中占有的面积大，存储器外围电路是以存储模块电路为中心进行设计。存储阵列的容量和存储单元的性能，直接影响着存储阵列外围电路的设计，从而直接影响着整个存储器的整体性能。1）存储阵列电路存储阵列是由存储单元从深度和宽度两个方向组成阵列，深度为地址译码出来的字线数量，宽度是写入数据的位数。存储阵列的规格容量=字线数x位宽数，存储阵列的电路结构如下所示：图3.10存储阵列电路从上图可以看出，有32个TPSRAM_Word，每组有一正一反的两根写位线，对应一列由32个读写字线控制的存储单元。每个TPSRAM_Word有4个读位线输出，四个读位线RBL产生的电路如下所示：图3.11列存储电路上图所示，这是一个宽度为1，深度为32的一列存储单元。可以通过写字线把写位线的值写入32个存储单元中的相应的一个存储单元，可以通过读字线读出32个存储单元中相应的一个存储单元的值。但是考虑到从32个存储单元中读出一个值，需要将32个存储单元的输出连在一起，这样会造成读出位线的连线太长，在预充和放电过程中容易出现读出结果的不稳定性。由于位线上所挂的存储单元是有限的,为了规避这一现象的存在，则将8个存储单元作为一组读出，原来的32位读写字线则分成了四组，产生4个读位线输出RBL1、RBL2、RBL3和RBL4。因为有效的读出位线只有一个，因此需要将4个读出位线进行整合，在下一小节的读出IO电路会对此进行详细设计说明。存储单元电路存储阵列中最基本的组成部分是存储单元，存储单元的性能决定着存储阵列的性能。由于8T存储单元在深亚微米下具有良好性能，在纳米级别的存储器设计中被应用。8T存储单元的电路如下所示：图2.14存储单元电路这是一个8管存储单元电路，其中WWL为写字线，RWL为读字线；WBL、WBLB为正反的两个写位线。该电路使用一种双稳态电路来存储数据，采用两边写入，半边读出的电路设计，不会遇到常见的读破坏，在稳定性方面具有较大优势。读写过程：若WWL有效，将位线的值写入反馈环路中储存；若RWL有效，则读出反馈环路中储存的值。在WWL有效时，M5、M6导通，数值通过正反写位线进入由M1、M2、M3、M4构成的反馈环路，当WWL无效时，M5、M6关闭，数值被保存在反馈环路中。在RWL有效时，若WBL为0保存在环路中，M7导通,从而下拉RBL至低电平，达到读出WBL的0；若WBL为1保存在反馈环路，则M7关闭，RBL的值为后面的Local_IO的预充值1，达到读出WBL的1。4存储器版图设计SRAM存储器是数模混合的电路设计，在版图设计过程中，既存在以标准单元为基础的半定制版图设计，也存在以晶体管为基础的全定制版图设计。在定制设计中，对于关键的电路模块，要获得最佳的性能和密度，手工进行版图设计是必须的选择。设计SRAM存储器版图，需要画晶体管级的存储单元版图，还需要调用标准单元的版图，然后进行版图的布局和布线。版图设计的好坏，决定电路设计在物理实现时所取得的性能优劣。版图设计对于全定制存储器来说是最后一道优化工序，包括布局优化和布线优化。4.1SRAM版图布局与规划利用版图设计思想，主要针对课题中的一款16Kb（512×32bit）SRAM进行全定制版图设计，版图采用130nm工艺，最终的版图面积为443×266μm2，其中存储器的核心部分为410×200μm2占用比例为69.5%。另外我们在设计中采用4层金属工艺，双环电源地，局部互连信号在一铝走完，位线走二铝，字线走三铝。然后提取寄生参数在典型情况下对版图进行模拟，结果表明译码延迟为544.6ps，数据读取时间（时钟上升沿到数据输出）为827.2ps，平均功耗分别为42.6mw，很好的满足了设计要求。SRAM版图设计布局非常关键，好的版图设计，对产品的成品率及芯片性能都是极为重要的。尤其是对于深亚微米的电路设计，合理的版图设计将是决定设计成败的重要因素。对于大规模的设计，在版图设计时一定要有一个优化的布局方案，这对于提高设计性能、减小设计面积以及降低设计功耗非常重要。在我们设计的SRAM版图，基于一下策略来考虑布局方案：各个模块的布局；IOPin的布放位置；电源、地线的布局；时钟信号的布局及时钟信号的偏斜（ClockSkew）；芯片的功耗、面积、散热；可布线性；芯片内部的测试点；各个模块的版图设计实现方案。一个好的版图布局可以：保持相关器件的参数在要求的范围内变化；保证CMOS器件的电气参数的匹配性；降低寄生效应所产生的影响；缩短信号线长度、降低耦合电容；降低信号之间的串扰；缩小芯片面积。在本课题设计的SRAM中，为了方便加入测试电路，我们将I/OPin放在SRAM一端，方便数据输入输出。因我们将存储阵列划分成了2个存储体，而且每个存储体都有自己独立的字线译码器和位线选择及预充电单元。因此在SRAM整体版图布局时，以每个存储体为布局单位。将每个存储体设计为宽长比大约为2：1的形状，我们在整体版图中将2个存储体沿长度方向堆叠，形成大约1：1的版图形状。对于单个存储体，字线译码单元应与存储单元的高度一致，这样才可以使整个存储单元和字线驱动单元相吻合，方便横向扩展。而位线预充电路和写操作电路宽度和存储单元的宽度一致，方便纵向扩展。值得注意的是，由于在读操作时，进行二选一读出，所以灵敏放大器的宽度应为两个存储单元的宽度一致。时钟驱动单元利用二叉树的对称结构分布在2个存储体中，以保证时钟信号的均匀分布,防止时钟偏斜和抖动。在电源地环的布局中，我们采用双层电源结构，在外面两层设置为电源线，内两层为地线。这样可以保证电流均匀，并且供电充分，以防止IRDorp发生。如图4.1为整个SRAM的版图布局：图4.2SRAM版图布局规划4.2SRAM存储单元版图设计为了保证版图最终拼接工作能够顺利进行，同时充分利用版图空间使版图面积最小，我们采取了基于存储单元的版图规划策略，即以存储单元为中心横向纵向扩展。在大规模的SRAM设计中，存储阵列占用绝大多数面积，因此设计好存储单元对于版图至关重要。设计一个好的存储单元能够有效减少阵列面积，进而减少位线、字线等线的长度，这样会给负载延时减轻压力。在存储单元布局时，，将两个存储单元正反排列在一起，作为一个宏单元，由它组成存储阵列，这样布局有两个好处：存储单元的版图对调方向排列可以减少接触孔电容，从而减少位线电容。如图4.2所示，两个单元共用两个接触孔，与位线相连。这样连接一根位线的接触孔的个数减少了一半，为128×1/2=64个，因此减少了位线电容，从而降低了功耗。图4.2SRAM单元对的版图如果不采用单元对设计如图4.3所示，可以看到在相邻的电源线和地线之间，需要留有一定大的空间，以免制造时由于生产工艺的偏差造成电源和地短路。但是，这样布局就增大了版图的面积。如图4.4采用单元对布局，可以明显看到版图面积相对较小，而对于整个存储体128行存储阵列，版图面积大大的得到了节约。有利于电源、地线布置，节省面积。图4.3单个SRAM单元阵列版图布局图4.4SRAM单元对阵列版图布局图4.2详细展示了SRAM单元对阵列版图，采用N阱CMOS工艺，下面是版图设计的详细介绍：因为两个单元共用一条位线，两个单元拼接的时候，可以共用一个接触孔来将位线相连，这样在整个的SRAM单元中，连接位线单元的接触孔就会少一半，可以减少位线的负载电容，有利于对位线的读写操作。并且有利于降低功耗。对于单个存储单元版图，两个互连的反相器版图对称放置，这样两个器件所处的环境一样，有利于保证存储的可靠性。晶体管共源/漏接电源和地，节省了接触孔数量，对于16KB大的存储体来说，接触孔减少的数量可观。存储单元内部，用多晶硅作为字线，减小制造的复杂度，否则若用金属导线做字线，需要在多晶硅上再打两个接触孔，这样会增加接触孔的电容，从而增加了存储体的字线电容。在电源地线的考虑上，地线分布在每个单元里面，横向一铝走线，为了对CELL单元充足供电，我们构建地线网络，在纵向上面用二铝来走线，并转孔和一铝相连。地线这样就可以纵横交错。从版图中可以看到，最单元的最上端都有横向一铝走的电源线，在横向和纵向都可以扩展，在最后的版图，通过四铝来进行整个电源线的网格完成。4.3SRAM译码单元版图设计译码电路是读取操作时的关键路径上，所以优化译码电路的路径对于提高性能和减少功耗至关重要。在我们设计的存储体中，字线译码单元布局在存储阵列左边，SRAM存储阵列的字线排列非常紧密，而每根字线都是由一个反相器所驱动。字线译码单元排列时必须满足字线译码单元与存储阵列中的单元高度匹配。由于SRAM单元对版图已确定，纵向长度为4.35um。为了与128行存储阵列一一对应，因此字线驱动器设计的纵向长度维持在4.35um左右。如图4.5所示：图4.5译码单元版图在我们设计的存储体中，译码电路的主要特点有：因为译码电路最终得到的是字线，易于横向扩展，所以在设计译码电路的时候，也设计成单元对，保持和SRAM单元对宽度一致。在单元对拼接时，两个反相器可以共用电源地线，减少面积，并且由于在最后接入的是大反相器，晶体管的宽度较大，这意味着需要较长的栅连线。较长的多晶连线会有较高的电阻，从而降低了器件的工作速度，功耗也比较大。因此设计较宽的晶体管，采用并联许多“指状”晶体管(宽度较小)来构成。为了提高译码速度，我们在译码电路里的管子改造成低阈值管，可以提高译码性能。如图4.5，在P管和N管上都加入了低阈值层。4.4SRAM读出电路版图设计预充电路和敏感放大电路在整体布局结构中都是和阵列的列宽相关，每一列的存储单元共用一个预充电路，而在电路实现读操作过程中，数据经过二选一，所以，数据放大读出电路宽度为两个存储阵列的宽度。预充电路简单，将每一列的预充电路的宽度和存储阵列的每一列宽度相等，只需要将一行预充电路的版图排列而成，对应预充输出接到同一列的两根位线上。预充电路，只用3个PMOS管，而且尺寸较小，其版图如下：图4.6预充电路的版图读电路的设计相对前面的比较复杂，主要是因为读电路属于模拟电路，管子及信号线的微小偏差都会对数据正确读出造成影响，所以这部分对版图的最大的要求就是管子要对称匹配，连线对称匹配，我们通过管子完全复制，连线复制等手段到达匹配要求。通过Laker工具里的快捷键可以查看两个送到敏感放大读出的信号路径，可以从中看出两信号基本匹配，对正确读取数据很有帮助。如图4.7为敏感放大版图。图4.7灵敏放大器版图4.5版图验证模拟4.5.1SRAM版图验证版图设计相对于逻辑设计而言，工作更为繁琐，很容易出问题而导致设计错误，因此版图设计的验证工作是非常重要的，版图验证主要包括设计规则检查DRC(DesignRuleCheck)、电学规则检查ERC(ElectricRuleCheck)、电路图与版图一致性检查LVS(LayoutVersusSchematic)。DRC主要检查版图各个图层是否满足工艺厂商要求的几何规则，以及是否存在天线效应。版图设计规则主要包括最小宽度、最小间距、最小包围，最小延伸等。版图设计规则由Foundry厂商根据自己的工艺提供，可以保证版图设计的正确性，保证设计芯片的可制造性和可靠性。如果违反这些规则，制造出来的芯片很可能出现短路、断路等错误。本设计中使用Synopsys公司的Hercules进行做DRC检查，hercules可以嵌入在版图设计工具Virtuoso、Laker中，可以在设计过程中随时检查，使用起来方便快捷。ERC主要检查版图设计中是否存在短路、断路情形，以及版图中一些特殊的规则是否得到满足。它可以单独进行检查，也可以在做LVS时同时进行检查，Hercules、Caliber等规则检查工具均提供ERC的功能。在DRC和ERC验证结束后，即检验完版图自身的设计规则，而LVS验证就是检测版图里管子的连接关系和电路图里的连接关系一致。本文同样使用Hercules进行做LVS检查。在输出结果中，有电路图和版图的比较信息，可以以网页形式查看,最后以SUCCESS表示两者一致。4.5.2SRAM版图模拟在电路级的模拟中，寄生参数都是预估的，并且没有考虑到长线的负载电容和电阻，与物理版图的实际情况不相符。在深亚微米工艺下寄生参数的影响进一步加大，版图前后的模拟在性能上有很大的差异，如果估计负载不足，会导致版图后比版图前延时扩大40％－50％。在绘制完版图，进行DRC,ERC以及LVS验证之后，进行寄生参数的提取，实现版图实现之后的模拟，确保功能时序正确。如果时序达不到要求，需要对逻辑电路进行修改，然后进行版图修改，通过模拟直到设计达到高性能。在提取寄生参数时，采用Star-RCXT工具对版图进行寄生参数提取，提取的寄生参数网表.SPF文件导入Hspice或Nanosim进行模拟。由于在电路规模增大和工具本身限制，在对整个SRAM核进行模拟时，采用的是规模大、速度快、精度低的nanosim。在下面的列表中可以看出带寄生参数的版图模拟结果。表4.1版图前后模拟对比（典型情况下）延时（ps）版图前版图后误差译码462.9544.6+15%写数据1476.4595.5+20%写数据0472.8576.7+18%读数据1653.5827.2+21%ARTISAN公司开发了一种具有可编译功能SRAM生成器，利用此编译器我们生成一款16Kb，输入输出位数为32位，4位具有按字节写使能的SRAM。用该工具生成的SRAM时间短，布局规划要合理，面积小。下面在在性能、功耗、面积上比较。表4.2和编译器进行对比（典型情况下）比较对象读1(ps)写1ps写0ps平均功耗mW本设计827.2595.5576.742.6编译器生成1220825.5823.450.1由上表可以看出，相对于编译器，访问延迟在读1的时候降低了26.2％。写1的延时降低了27.9％。写0的延时降低了30％。功耗降低了15％。但是在面积上本设计是443×266μm2编译器为421.1×194.2μm2。在面积上增大了30％。5结论通过存储器的设计工作，拓展到系列小容量SRAM存储器的电路、版图设计工作，以及后面的性能分析工作。在整个设计工作完成介绍之后，对全文的工作内容和使用的新方法进行全面系统地做个总结。通过存储器的设计工作，在设计过程中遇到一些尚未解决问题，以及自身一些尚未付诸实践的想法，还有项目过程中不断衍生的一些新需求等方面，都值得进行研究展望。本文通过对0.5um工艺下SRAM存储器的设计，对存储器电路设计的原理和版图设计的方法，都进行了细致而深入地研究；通过对存储器读写功能的实现策略，对存储器的性能测试方法进行熟悉和掌握。本文的WindbondSRAM0.5um的存储器，采用左右对称的布局布线方式，在布局上可以缩小版图的面积，在布线上走线更短，信号的传输更合理。虽然这种布局更加复杂和不容易控制，但是为了获取更高性能的存储器设计，这仍然不失为一个不错的选择。按照存储器的读写策略，编写用相应的测试激励，在XA环境下进行时序和功耗检测。通过数据分析，掌握存储器的各部分的延时和功耗分布情况，为存储器的电路设计和版图设计提供参考。通过提取lib文件，了解不同工艺下读写地址、读写使能和写入数据的建立时间和保持时间，分析这些信号在不同环境下的适应情况。并将全定制设计的存储器，与半定制生成存储器和编译器生成的存储器，在性能上进行对比，通过对比发现，全定制设计的存储器在面积、时序和功耗上，都有比其他两个设计要优秀。参考文献曾莹，伍冬，孙磊，任涛等译，先进半导体存储器-结构、设计与应用[M]，电子工业出版社，2015.1张家胜.65nm工艺下嵌入式SRAM的研究与实现[D].长沙:国防科学技术大学研究生院,2011.曾义芳编著.DSP基础知识及系列芯片[M].北京:北京航空航天大学出版社,2016.ZHAN