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文档简介
设计优化流程方案DocumentnumberBGCG57-BTDO-0089-2022门控设计优化流程方案使用双阈值电压门限()的设计优化方法与流程可以在高度自动化的情两方面的优异结果。这种双VTH方法对VDSM(极深亚微米)芯片非常重要,此时降低的VTH率会随技术的升级呈指数增长,在65nm无论它此,大多数设计会借助于设计优化流程,因为三种常见的流程可以用于性能与泄漏功率的优减小泄漏、获得最佳性能、优化芯片面积和。由于在等待模式下仍会消耗泄漏功率,因的三个流程VTH个库的应用,一个是低VTH较高的泄漏功率,另一个则是较高VTH小的泄漏。在关键时序路径中用低VTH用高VTH化。取决于对真正关键时序路径的判定,以及对精确计算。要实现所需的时序精度,对路径延放和网络走线信息将互连延迟考虑进去。所以,强烈建议对二次通过混合型VTH●?最小切割(min-cut)流程在三个流程中可实现最低的泄漏功率,但却有较高的单元数目●?最大切割(max-cut)流程可得到最高的性能和最低的单元数量及动态功率,但在三个流在泄漏功率和芯片面积之间作了一个良好的代的最小切割算法,即一个组合电路中的所有阈值电压。由于高VTH法会判断出一个最小的边界子集,将阈值降低以迟约束要求。基于最小权重切割的最小切割图形。这种切割相当于关键时序路径改变为低VTH而获1显示了一个采用最小切割算法的双为中心的设计优化方法和流程,生成的2的右侧描述了流程。经过采用高VTH优化后,设计通常会有违反时序的问题。同时用低VTH一步优化可以判断出所有关键的时序路径,并用低VTH些路径中的单元。综合工具亦可以完成局部设计优化,解切割算法是最初将所有低VTH单元初VTH单元速度快,这种实现以正的余量满代价是较高的泄漏功耗。接着算法会判此时改变到高VTH反延迟约束。最大切割图算法可以识别出这些边界,改变到高VTH是降低最大泄漏功率。这种算法的实现描述在图1第三种方法是迭代最大切割算法的一个变种(所以叫最大切割II),它在运行时和容量上都有改进。II所有高VTH设计,然后判断出会违反时序约束的关键子电路。关键子VTH可以VTH现延迟违规的那些边界。这样,最大切割II用于关键的子电路,从而极大地降低了待优化割方法相比,可以减小芯片面积,并优化运行时间(图3)。最大切割II流程的设计优化是用高VTH是,通过降低时钟频率,可以得到有松弛时,避免处理那些只含高VTH键路径。经过这个初始优化后,就可以将值,还原实际的时序约束,然后用低VTH何种优化方法,实现了怎样的优化数量,设计仍降低待机模式下泄漏功耗的一个方法是切断逻辑关掉某些逻辑的供电,而让其它逻辑保持工作状计划分为两个以上的供电岛。于是,我们可以用需要的方法很复杂的实现可以基于门、簇或电源域。在基于门控的插入到一个逻辑门中,控制对该门的供电。这门的开关电流和电源噪声余量,每个门都有最另外,门中的虚拟电源网络很短,而且是隐蔽理设计工具实现这些门。在另一方面,每个门眠控制实现方法中,将一个设计中的多个门组成簇。选最低的同步开关电流。一个簇中的各个门属于同相靠近。每个簇都通过一个睡眠晶体管连接到一于簇的实现通常比基于门的实现占用更少的面积确的睡眠晶体管尺寸。此外,这些分别供电簇的IR体管实现中,一个电源域中的门互相连接成一个源网络通过一定数量的睡眠晶体管连接到一个用普通的电源规划、分析和优化方法,像实际网络进行优化。这种睡眠晶体管的实现其面积现的都要小,因为一个电源域中的所有门都通接收功率,网络中所有的晶体管都共享和均衡地网络会降低设计的噪声余量,造成功能性故个电源门控设计的功率需求,以保证功率完整,都要小心布放连接晶体管的电源门控信断电不会阻挡控制信号通向其它供电岛。一种特对建立和布放做出限制,以保证那些一直通电的离。同样,要对时钟树的综合做出限制,确保不个供电岛的情况,否则该岛断电时,下游的逻辑与恢复醒时恢复状态。有三种类型的状态保持与恢复件将特殊寄存器和内存值写到磁盘中储存,然醒时,软件将保存的状态写回到设计中。虽设计,但保持和恢复过程通常要花很长时间消耗大量功率,这方法是用一个设计的扫描链,在断电前将寄存内存中,而在唤醒时再移回来。虽然这种方法比对很多前沿应用来说仍觉太慢,同时内存访问也能够有效地存储和恢复状态的保持寄存器和锁存采用了低功耗设计中常用的气球型电路。这种器或锁存器外增加一个影子锁存器,用于保持影子锁存器由低泄漏的高B分配到电源门控信号上,这样保证信号可以障。无论如何,漂浮的信号都可能在电岛上控制输出信号,或在有电信号通常需要较少的隔离单元,因多个输入。另外,永不停电的供电岛输式下通常会消耗更多功率,因为网络,而输入隔离单元则只需要短的局部网辑可以用标准单元实现,但输出信号隔离则管理结构有关。对于有一个或两个门控供电一般是最佳选择。对于具有复杂电源管实现电源门控信号下所需的上拉或下拉状态于供电岛以内,并靠物理综合
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