第四章-组合逻辑功能器件

4.1编码器4.2译码器/数据分配器4.3数据选择器4.4数值比较器4.5加法器4.6ALU第4章组合逻辑电路

—功能器件4.1编码器所谓编码就是赋予选定的一系列二进制代码以固定的含义。具有编码功能的逻辑电路——编码器。对N个信号进行编码时，可以用公式2n≥N来确定需要使用的二进制数的位数n设计过程就是一般组合电路的设计过程。一、二进制编码器n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。例：将0、1、2、…、7这八个十进制数码，编成二进制代码。八线—三线编码器设八个输入端为I0I7八种状态，与之对应的输出设为F1、F2、F3，共三位二进制数。设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表（即真值表），然后写出逻辑表达式并进行化简，最后画出逻辑图。F1F2F3I1I4I0I6I7I2I3I5真值表01234567I1I2I3I4I5I6I7I0F3F2F18-3

编码器逻辑图&&&1111111二、二—十进制编码器二—十进制编码器的作用：将十个状态（对应于十进制的十个代码）编制成BCD码。十个输入需要几位输出？四位输入输出I0I1I2I3I4I5I6I7I8I9F3F2F1F0状态表I0I1I2I3I4I5I6I7I8I9F3F2F1F001111111111011111111110111111111101111111111011111111110111111111101111111111011111111110111111111100000000100100011010001010110011110001001I0I1I2I3I4I5I6I7I8I9F3F2F1F001111111111011111111110111111111101111111111011111111110111111111101111111111011111111110111111111100000000100100011010001010110011110001001逻辑图&&&&1214530687+5v9F3F2F1F0三、优先编码器优先编码器：在优先编码器中，允许几个信号同时输入，但是，电路中只对其中优先级别最高的编码，不理睬级别低的信号。I0I1I2I3I4I5I6I7A2A1A0EIEI：输入使能端当EI=1时，电路不工作。当EI=0时，电路工作输出使能端EO优先标志SSEOEII0I1I2I3I4I5I6I7A2A1A0SEO1000000000dddddddd11111111ddddddd0dddddd01ddddd011dddd0111ddd01111dd011111d01111110111111111111100000101001110010111011111100101010101010101当EI=1时，电路不工作。当EI=0时，电路工作：至少有一个输入端有编码请求信号（逻辑0）时，优先标志S=0，否则为1。当八个输入端均无低电平请求信号和只有I0有低电平输入时，A2A1A0均为111，这可以由S的状态加以区别。EO只有在EI=0，且所有输入端都为1时，输出为0，它可以与另一片同样器件的EI连接，构成更多输入端的优先编码器。I0I1I2I3I4I5I6I7A2A1A0EISEOEII0I1I2I3I4I5I6I7A2A1A0SEO1000000000dddddddd11111111ddddddd0dddddd01ddddd011dddd0111ddd01111dd011111d01111110111111111111100000101001110010111011111100101010101010101I0I1I2I3I4I5I6I7A2A1A0EISEOEOI0I1I2I3I4I5I6I7A2A1A0EIS根据上述公式，得到各个控制信号的输出函数，画出逻辑电路图（略）。将其封装成独立的器件。如图所示。EII0I1I2I3I4I5I6I7A2A1A0SEO1000000000dddddddd11111111ddddddd0dddddd01ddddd011dddd0111ddd01111dd011111d01111110111111111111100000101001110010111011111100101010101010101EOI0I1I2I3I4I5I6I7A0A1A2EISEOI0I1I2I3I4I5I6I7A2A1A0EIS8位优先编码器功能表如何得到一个16位的优先编码器？EII0I1I2I3I4I5I6I7A2A1A0SEO1000000000dddddddd11111111ddddddd0dddddd01ddddd011dddd0111ddd01111dd011111d01111110111111111111100000101001110010111011111100101010101010101&D&C&BAEOI0I1I2I3I4I5I6I7A0A1A2EISI0I1I2I3I4I5I6I7EOI0I1I2I3I4I5I6I7A0A1A2EISI8I9I10I11I12I13I14I15III1高位片I0I1I2I3I4I5I6I7I8I9I10I11I12I13I14I15ABCDdddddddd01111111ddddddddd0111111dddddddddd011111ddddddddddd01111dddddddddddd0111ddddddddddddd011dddddddddddddd01ddddddddddddddd010001001101010111100110111101111EII0I1I2I3I4I5I6I7A2A1A0SEO1000000000dddddddd11111111ddddddd0dddddd01ddddd011dddd0111ddd01111dd011111d01111110111111111111100000101001110010111011111100101010101010101I0I1I2I3I4I5I6I7I8I9I10I11I12I13I14I15ABCD0111111111111111d011111111111111dd01111111111111ddd0111111111111dddd011111111111ddddd01111111111dddddd0111111111ddddddd01111111100000001001000110100010101100111&D&C&BAEOI0I1I2I3I4I5I6I7A0A1A2EISI0I1I2I3I4I5I6I7EOI0I1I2I3I4I5I6I7A0A1A2EISI8I9I10I11I12I13I14I15III1高位片4.2译码器译码是编码的逆过程，即将某二进制编码翻译成电路的某种状态。一、二进制译码器二进制译码器的作用：将n个输入的不同组合译成2n种电路状态。也叫n—2n线译码器。如：计算机中的地址译码电路。译码器的输入—一组二进制代码译码器的输出—一组高低电平信号常用类型:2线—4线译码器型号:74LS1393线—8线译码器型号:74LS1384线—16线译码器型号:74LS1541、2线—4线译码器

A1A0Y1Y3Y0Y2真值表Y2A1A0Y1Y3001110011101101011110111Y0Y0画关于的卡诺图A1A001111100Y0=A1+A0=A1A0Y2=A1+A0=A1A0Y1=A1+A0=A1A0Y3=A1+A0=A1A0一、二进制译码器

Y0=A1+A0=A1A0Y2=A1+A0=A1A0Y1=A1+A0=A1A0Y3=A1+A0=A1A011&&&&Y0Y1Y2Y3A1A074LS139S174LS139的功能表11&&&&Y0Y1Y2Y3A1A074LS139S“–”表示低电平有效。174LS139管脚图一片139中含两个2-4译码器例：利用2-4线译码器分时将采样数据送入计算机。2–4线译码器ABCD三态门三态门三态门三态门总线2-4线译码器ABCD三态门三态门三态门三态门总线000全为1工作原理：（以A0A1=00为例）数据脱离总线2、3线—8线译码器ABCY0Y1Y2Y3Y4Y5Y6Y7ABCY0Y1Y2Y3Y4Y5Y6Y70000010100111001011101111000000001000000001000000001000000001000000001000000001000000001（74LS138）Y0Y1Y2Y3Y4Y5Y6Y7ABC&&&&&&&&1113、4线—16线译码器（74LS154）(逻辑电路设计略，设计方法同2—4译码器)0001只

=0A2A1A00000只

=0Y0Y11111只

=0Y15A3A0A1A2Y0Y1Y15A34、矩阵式译码器

A2A1A2A1A4A3A2A1A2A1A4A3A4A3A4A3x0x1x2x3x4x5x6x7x8x9x10x11x12x13x14x155、树型译码器

ABCABABAB&&&&&&&&&&&&CCCC6、用中规模译码器进行设计由于译码器输出的是2n个最小项，而任一逻辑函数总能表示成最小项之和的形式，因此，辅以适当的SSI门（小规模IC），即可以实现任何组合逻辑函数。中规模组件，都是为了实现专门的逻辑功能而设计。但是通过适当的连接，可以实现一般的逻辑功能。用中规模组件设计逻辑电路，可以减少连线、提高可靠性。6、用中规模译码器进行设计F(A,B,C)=∑m（1，3，5，6，7）

=m1+m3+m5+m6+m7&ABCF例1：用3/8译码器实现逻辑函数ABCY0Y1Y2Y3Y4Y5Y6Y7≥1F=M0·M2·M4例2：用2-4线译码器产生一组多输出函数。可知A1A0Y1Y3Y0Y2Z2Z1≥1≥1&&&&6、用中规模译码器进行设计n-2n

线译码器，包含了n变量所有的最小项。加上或门、与非门，可以组成任何形式的输入变量小于n的组合逻辑函数。小结若要产生多输出逻辑函数时,使用译码器+门电路较有利。设计方法（步骤）总结：1.由功能确定输入、输出量，写出逻辑式。2.把要用的逻辑组件的逻辑函数式变换成与所求逻辑式相类似的形式：•若两者形式上完全相同，则该种组件效果最好。•若组件函数式更丰富，则可将多出的输入变量和乘积项适当处理，也可以较方便地得到所需要的逻辑式。•若组件的函数式仅是所要产生的逻辑式的一部分，可以通过扩展方法得到所需逻辑式。6、用中规模译码器进行设计扩展方法用使能端或其它输入端扩展，适当加其他门；采用多片组件进行适当连接。3.接线，画出逻辑图。7、译码器的应用举例:(1)模拟信号多路转换的数字控制输入模拟电压模拟电子开关u0u1u2u3译码器A1A0Y0Y1Y2Y3u输出模拟电压数字控制信号(2)计算机中存储器单元及输入输出接口的寻址0单元1单元2单元3单元控制门控制门控制门控制门译码器A1A0Y0Y1Y2Y3或接口单元存储器单元

计算机中央控制单元

(CPU)数据线地址线单元选择线二、显示译码器二---十进制编码显示译码器显示器件在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。显示器件：常用的是七段显示器件。bcdefgaabcdefgYa-Yg:控制信号高电平时,对应的LED亮低电平时,对应的LED灭发光二极管510

YaYbYgabg510

510

七段显示器件的工作原理：译码器A3A2A1A0A3-A0:输入数据要设计的七段数码管显示译码器七段数码管显示译码器abcdefgYaYbYcYdYeYfYgabcdfgabcdefg111111001100001101101e七段显示器件的工作原理：111100111100000110011

1011011101111111111111111011字型A3A2A1A001234567890000000100100011010001010110011110001001A3A2A1A000110100100111101111111001约束项当1处理先设计输出a的逻辑表示式及电路图a=A3+A2A0+A1+A2A0A3A2A1A0a000001100010200101

300111

401000

501011

601101701111810001

910011dddddd以同样的方法可设计出b-g的逻辑表示式及其电路图；将所有电路图画在一起，就得到总电路图。将此电路图集成化，得到七段显示译码器的集成电路74LS48（国产型号：T339）74LS48(T339)GNDVcc电源＋5V地A3A2A1A0YaYbYdYfYeYgYcLTIBIBR依次设计输出b—g的逻辑表示式及电路图IB为0时，使Ya--Yg=0，全灭。IBR

为0且A3～A0＝0时，使Ya-Yg=0，全灭。控制端控制端输入数据输出为0时，使Ya--Yg=1,亮“8”，说明工作正常。LT：测试端LTIB：灭灯端(输入)IBR：灭零输入端：灭零输出端YBR控制端功能74LS48(T339)GNDVcc电源＋5V地A3A2A1A0YaYbYdYfYeYgYcLTIBRIB/YBRYBR，当IBR＝0且A3～A0＝0时，YBR＝0；否则YBR＝1IBR和YBR配合使用，可使多位数字显示时的最高位及小数点后最低位的0不显示00567.9900七段数码管显示译码器七段显示译码器74LS48与数码管的连接＋5Vabcdefg74LS48(T339)GNDVcc电源＋5VA3A2A1A0YaYbYdYfYeYgYcLTIBIBR输入信号此三控制端不用时，通过电阻接高电平。BCD码BAY1Y0XY3Y2三、数据分配器数据分配器，是将一个数据源来的数据根据需要，送到多个不同的通道上去的逻辑电路。它将一个输入x分时地送到多路输出上去。具体选择哪一路输出由一组选择变量确定。它有一根输入线，n根选择线，2n根输出线。四路分配器Y1Y0Y3Y2XBA三、数据分配器BY1AY0Y2Y3X&&&&11ABY0Y1Y2Y300X000010X001000X011000XS0S1D3D2D1D0Y4.3数据选择器（MUX）一、功能：从多路数据中选择一路信号进行传输的电路，称为数据选择器，也称作多路开关。控制信号输入信号输出信号数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。1、2选1数据选择器1&&D0D1A1YAY0D01D1Y=AD0+AD1输入数据输出数据控制信号集成化D0D1YA型号:74LS157二、结构及符号：EN≥1YD3D2D1D0S0S1Y&D0、D1、D2、D3—数据输入端，数据选择器通常按数据输入端数命名，常用的有：四路选择器、八路选择器、十六路选择器。

S0、S1—地址输入端。（选择控制端）2、4选1数据选择器(集成电路型号:74LS153)EN—使能端（控制端，允许端）EN=1时，禁止数据选通（不工作）EN=0时，选择器工作≥1YD3D2D1D0S0S1Y&其中：mi为选择变量S1、S0的四个最小项；

Di为四路选择器的四个输入数据对于2n路选择器，它应有n个地址输入端（设为S0，S1，…，Sn-1），2n个数据输入端（设为D0，D2，…，D2n-1），则其输出函数为：选择变量S1S0数据输入D输出Y00011011D0D1D2D3D0D1D2D32、4选1数据选择器&&123456&&78910111213141516地1Y1D01D11D21D3A12E2D22Y2D02D12D3A0电源1E3、TTL集成电路：双4选1数据选择器型号:74LS153（国产T1153--T4153)输出输入A0A1EY10000010100110D0D1D2D3W3X3Y3W2X2Y2W1X1Y1W0X0Y0A控制信号4、四二选一选择器例：用一片74LS153组成8选1选择器:

A2=0:(1)工作；A2=1:(2)工作。D1D7D0D2D3D4D5D6

Y1D01D11D21D32D02D12D22D374LS153(1)(2)BAA2(低位)(高位)A0A1选择信号（三位）1集成化:74LS151E例：用两片74LS151构成十六选一数据选择器•••D0D7•••A0A1A2•••D0D7•••A0A1A2&A0A1A2A3D8D15

D0D7

=0D0D7=1D0D7•••D0D7•••A0A1A2•••D0D7•••A0A1A2&A0A2A2A3D8D15

D0D7

=1D8D15=1D8D150例：用两片74LS151构成十六选一数据选择器三、用数据选择器设计逻辑电路1、实现逻辑函数的依据

按逻辑代数展开定理：一个n变量的任意函数，可以对它的某一个变量展开成“与或”表达式：按照需要，还可继续展开。F=F(A1,A2,…,An)=A1F(1,A2,…,An)+F(0,A2,…,An)例：F(A,B,C)=AF(1,B,C)+F(0,B,C)=A[BF(1,1,C)+F(1,0,C)]+[BF(0,1,C)+F(0,0,C)]=F(0,0,C)+BF(0,1,C)+AF(1,0,C)+ABF(1,1,C)四选一选择器功能表类似三变量函数的表达式！而四路选择器的输出函数表达式为：F(A,B,C)=F(0,0,C)+BF(0,1,C)+AF(1,0,C)+ABF(1,1,C)两式比较，只要令：A1=A，A0=BD0=F(0,0,C)，D1=F(0,1,C)，D2=F(1,0,C)，D3=F(1,1,C)便可以用四路选择器实现任意三变量的逻辑函数。2、用MUX实现逻辑函数的基本步骤①化简逻辑函数为最简“与或”表达式；②根据逻辑函数变量的数目，确定选用的MUX的路数；若为n变量的函数，应选用2n-1路的MUX；若指定的MUX的路数小于上面的关系，可采用树型结构分级实现，也可用输出级是MUX，前级用门电路实现。③在给定函数中，确定用作地址输入的变量；④用代数法确定MUX的数据输入表达式；⑤比较地址输入的不同选择方案下的数据输入表达式，选取其中的最简式，并画出外部信号连接图。例1：用MUX实现F(A,B,C)=Σm(1,2,3,4,5,6)化简函数得：选B，C作为地址变量，并选四路MUX，则得D3END2D1D0YA0A1B11CA例2：用MUX实现该函数已经是最简式，选A，B，C作地址变量，并选八路MUX，则有DENABFCMUXD0D1D2D3D4D5D6D70D110例3：用四路MUX实现

F(A,B,C,D,E)=∑m(0,5,8,9,10,11,18,19,20,22,23,28,30,31)该函数为一个五变量函数，应选十六路MUX，但本例限定用四路MUX，为此，可采用树型结构分级实现。选定A、B作为第一级四路MUX的地址输入，则有：则：选定C、D作为第二级四路MUX的地址输入，则有：其实现的电路为：A0E0E111100BDCD00D01D02D03D10D11D12D13D20D21D22D23D0D1D2D3001D30D31D32D33F4.4数字比较器比较器的分类：（1）仅比较两个数是否相等。（2）除比较两个数是否相等外，还要比较两个数的大小。一、相同比较器1、一位相同比较器AiBiGi000110111相同0相异0相异1相同AiBiGi=11一、相同比较器2、四位相同比较器AiBiGi=11只有对应的四位二进制数都相同，即G0=G1=G2=G3=1时，则两数相同，否则两数不同。即G=G3G2G1G0。即≥1=1=1=1=1A1B2B1A0B0A3B3A2GA=A3A2A1A0

B=B3B2B1B0二、一位大小比较器功能表&&1ABA<BA>BA=BABA>BA<BA=B逻辑图逻辑符号三、多位数值比较器比较原则：1.先从高位比起，高位大的数值一定大。2.若高位相等，则再比较低位数，最终结果由低位的比较结果决定。请根据这个原则分析一下：每位的比较应包括几个输入、输出？例如：比较925和697例如：比较925和997A、B两个多位数的比较：AiBi两个本位数（A>B）i-1（A=B）i-1（A<B）i-1低位比较的级连输入（A>B）i（A=B）i（A<B）i比较结果输出当两个本位相等时，本位输出的结果，由低位的比较结果决定。本位不等时？AiBi（A>B）i-1（A=B）i-1（A<B）i-1（A>B）i（A=B）i（A<B）i功能表：四位数码比较器的真值表a3>b3

100a3=b3a2=b2a1=

b1a0=b0

010a3=b3a2=b2a1=

b1a0<b0

001a3=b3a2=b2a1=

b1a0>b0

100a3=b3a2=b2a1<b1

001

a3=b3a2=b2a1>

b1

100a3=b3a2<b2

001a3=b3a2>b2

100a3<b3

001

比较输入

输出

a3b3a2b2a1b1a0b0

LES(A>B)(A=B)(A<B)如何设计实现一个四位数码比较器？根据比较规则，可得到四位数码比较器逻辑式：A=B:A<B:A

B:A>BA3B3A2B2A1B1A0B0A>BA<BA=BA<BA=B共有11个输入端，3个输出端当有一个输出为1时，另两个输出为0；四位集成电路比较器：74LS85A3B2A2A1B1A0B0B3B3(A<B)L(A=B)L(A>B)LA<BA=BA<BGNDA0B0B1A1A2B2A3UCC级连输入输出(A<B)L(A=B)L(A>B)LA<BA=BA<B用一片四位数值比较器实现两个五位二进制数的比较。设两个待比较的数是：A=A4A3A2A1A0、B=B4B3B2B1B0。

将级连输入端作为最低位的数据输入端。当A4A3A2A1=B4B3B2B1时，两数的比较结果取决于A0、B0。若A0>B0，只能是A0=1，B0=0A0<B0，只能是A0=0，B0=1A0=B0，有两种可能A0=B0=1，A0=B0=0B0A0A>BA3A2A1A0B3B2B1B0A>BA<BA=BA<BA=BA4B4A3B3A2B2A1B1⊙如何实现2个五位数值的比较？比较器的位数扩展

1、串联方式扩展比较器的位数A>BA<BA=B><=A3B3A2B2A1B1A0B0001A3B3A2B2A1B1A0B0><=A3B3A2B2A1B1A0B0><=A7B7A6B6A5B5A4B4比较器的位数扩展

2、并联方式扩展比较器的位数（24位的比较）><=A3B3A2B2A1B1A0B0><=><=A3B3A2B2A1B1A0B0><=><=A3B3A2B2A1B1A0B0><=><=A3B3A2B2A1B1A0B0><=A24B24A23B23A22B22A21B21A20B20A19B19A15B15A4B4……

A1B1010……

……

例1：七位二进制数比较器。（采用两片85）“1”必接好（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85(1)(2)a3a2a1a0a6a5a4Ab3b2b1b0b6b5b4B高位片低位片例2：设计一个比较器，完成三个四位数的比较；可以对A、B、C进行比较，能判断：

(1)三个数是否相等。

(2)若不相等，A数是最大还是最小。比较原则：先将A与B比较，然后A与C比较，若A=BA=C，则A=B=C；若A>BA>C，则A最大；若A<BA<C，则A最小。可以用两片74LS85实现。A=B=C&&A最大A最小&（A>B）L（A<B）LA>BA=BA<BC1C0C3C2（A=B）L（A>B）L（A<B）LA>BA=BA<BB1B0B3B2（A=B）L11A1A0A3A2B1B0B3B2A1A0A3A2B1B0B3B2A1A0A3A24.5加法器11011001+举例：A=1101,B=1001，计算A+B。011010011加法运算的基本规则：(1)逢二进一。(2)最低位是两个数的最低位的叠加，没有低位进位。(3)其余各位都是三个数相加，包括被加数、加数和低位来的进位。(4)任何位相加都可能产生两个结果：本位和、向高位的进位。用半加器实现用全加器实现一、半加器半加运算不考虑从低位来的进位。设：

A---被加数；B---加数；S---本位和；C---进位。真值表逻辑图=1&ABSC半加器ABCS逻辑符号二、全加器：an---被加数；bn---加数；cn-1---低位的进位；sn---本位和；cn---进位。真值表二、全加器：真值表逻辑图逻辑符号cn-1≥1bnancnsn=1=1FABnAnCnSnCn-1

全加器SN74LS183的管脚图114SN74LS1831an1bn1cn-11cn1sn2cn-12cn2sn2an2bnUccGND四位串行加法器的结构及符号B4A4C4S4FAB3A3C3S3FAB2A2C2S2FAB1A1C1S1C0FAB4S1C4C0S2S3S4A1B3B2B1A4A3A2进位按逐级串行传输方式进行，由于各个进位的产生依赖于低位的进位，因此，运算速度慢！串行进位如何提高运算速度？超前进位加法器：各位的进位直接由被加数和加数决定。

∵Ci=(Ai⊕Bi)Ci-1+AiBi令Pi=Ai⊕BiGi=AiBi

则Ci=PiCi-1+Gi

当i=1，2，3，4时进位输出为

C1=P1C0+G1，C2=P2C1+G2，C3=P3C2+G3，C4=P4C3+G4，上述表达式经代入整理后得：

C1=P1C0+G1C2=P2P1C0+P2G1+G2C3=P3P2P1C0+P3P2G1+P3G2+G3C4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4可见，各位进位输出，都不依赖低位的进位，仅取决于Ai、Bi和C0，一般情况下C0在运算前已预置，使得各位的进位能同时产生，从而提高了运算速度。超前进位加法器：

各位的进位直接由被加数和加数决定。

C1=P1C0+G1C2=P2P1C0+P2G1+G2C3=P3P2P1C0+P3P2G1+P3G2+G3C4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4G4P3G3G2P1C0P2C4P4C3C2C1G1≥1≥1≥1≥1&&&&&&&&&&四位二进制串行加法器的先行进位逻辑图：

超前进位加法器：各位的进位直接由被加数和加数决定。

P2CPGG3G2P1G1P4G4P3C1C2C3C4C0G4P3G3G2P1C0P2C4P4C3C2C1G1≥1≥1≥1≥1&&&&&&&&&&超前进位加法器：各位的进位直接由被加数和加数决定。

P2S1C4C0CPGS2S3S4G3G2P1G1P4G4P3B4A1B3B2B1A4A3A2C1P3C2P1P4C3P2=1=1=1=1=1=1=1=1&&&&三、加法器的应用举例(1)将8421BCD码，转换为余3BCD码的代码转换电路。

A1A2S1C4ΣCOC0CIA3A4S2B1B2B3B4S3S474183ABCD1100Y1Y2Y3Y40问题：如何将余3BCD码转换为8421BCD码？三、加法器的应用举例(2)四位二进制加/减器两个运算数分别为:P=P4P3P2P1Q=Q4Q3Q2Q1控制信号为:SS功能0(P)2+(Q)21(P)2－(Q)21111A4A3A2A1B4B3B2B1S4S3S2S14A3A2A1A4B3B2B1B4Y3Y2Y1YP4P3P2P1Q4Q3Q2Q1ENSC0C4SMUX(74157)ADDER(74183)S4S3S2S1S功能0(P)2+(Q)21(P)2－(Q)2注：求二进制补码为对原码取反加1。关于减法电路探讨二进制减法运算N补=2n－N原(N原为n位)

N原=2n－N补N补=N反

+1A－B=A－B原

=

A－(2n－B补)=A+B反+1－2n实现方法:(4位数)A1A2S1ΣCOCIA3A4S2B1B2B3B4S3S474183D1D2D3D41V(借位信号)1

借位信号实现减2n的功能:当A+B反+1的高位有进位时，该进位信号和2n相减使最高位为0，反之为1。2.分两种情况讨论：(1)A－B≥0

设：A=0101,B=0001

求补码相加演算过程如下：0101(A)(B反)1(加1）01000100(进位反相)+10借位运算结果为4，和实际相同。(2)A－B<0

设：A=0001,B=0101求补码相加演算过程如下：0001(A)1010(B反)1(加1）11001100(进位反相)+01借位运算结果为－4的补码，最高位的1为符号位。3.由符号决定求补的逻辑图B3B2B1B0A3A2A1A0S3S2S1S0CI4位加法器=1=1=1=1D3D2D1D0D’3D’2D’1D’00V借位信号(3)利用74183(四位二进制加法器)构成8421BCD码加法器.二进制数和8421BCD码对照表十进制数二进制数(和)8421BCD码(和)C4S4S3S2S1K4B8B4B2B1

00000000000100001000012000100001030001100011400100001005001010010160011000110700111001118010000100090100101001100101010000110101110001120110010010130110110011140111010100150111110101S=S4S3S2S1B=B4B3B2B1K4=C4=0B=SK4=C4=1B=S+0110有溢出十进制数二进制数(和)8421BCD码(和)C4S4S3S2S1K4B8B4B2B1

161000010110171000110111181001011000191001111001K4=C4=1B=S+0110无溢出总结上表,可得:①K4=1时,需进行加6(0110)校正;K4=1有三种情况:a.C4=1(对应十进制数16,17,18,19)；

b.S4=S3=1(对应十进制数12,13,14,15)；

c.S4=S2=1(对应十进制数10,11,14,15)。

所以