第5章.组合逻辑电路应用2

第五章组合逻辑电路应用

主要介绍组合逻辑电路的功能、分析、设计和应用。这些组合电路是：编码器、译码器、数据分配器、数据选择器、数值比较器和加法器。5.1编码器编码器分类：普通二进制编码器、二-十进制编码器、优先编码器

编码：用二进制代码表示特定信息的过程。编码器：实现编码操作的电路。编码器I0I1I2IN-1Y0Y1Y2Yn-1N/n线编码器：输出代码位数待编码的信号数2n>N一个对象需一个码组，输出代码的组合数2n应大于或等于待编码的个数N

。

任何时刻只能对一个对象进行编码的编码器叫普通编码器。普通编码器的输入是一组相互排斥（一组出现，其余的都不得出现）的变量。5.1.1普通编码器

设逻辑1表示对象要求编码，逻辑0不要求编码，这种逻辑表示称为高电平输入有效。对于这种情况，输入信号的相互排斥性质可用下式表示

用逻辑0表示对象要求编码，逻辑1不要求编码，这种逻辑表示称为低电平输入有效。输入信号的相互排斥性质可用下式表示表示在任何时刻，只能有1个输入为逻辑1，其他都为逻辑0。表示在任何时刻，只允许1个输入为逻辑0，其他都为逻辑1。设计将十进制数码编码为8421BCD码的二-十进制普通编码器。

设输入I9、I8、…、I0分别表示十进制数码9、8、…、0，输出Y3、Y2、Y1、Y0分别是8421BCD码的4个二进制位。输入低电平有效的编码器真值表为：（1）列出真值表表5.1.110线-4线普通编码器的真值表数码I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y001234567890100000000000000001001000110100010101100111100010011（2）求最简逻辑函数考虑输入低电平有效的约束条件，得同理可得0000000100100011010001010110011110001001Y3Y2Y1Y0I0I1I2I3I4I5I6I7I8I8图5.1.210线-4线普通编码器的逻辑图I0I1I2I3I4I5I6I7I8I9VCC=5V

&Y1&Y2&Y3I9I8（3）画逻辑图&Y0I7I6I5I4按下低电平，否则高电平普通编码器的缺点：输入变量必须满足互斥条件，如果输入变量不满足互斥条件，则需要增加相应的约束条件限制电路，才使编码可靠。用同样方法可设计二进制编码器。10kΩ╳10I9I8I7I6I5I4I3I2I1I0(8/3)线优先编码器(中规模74148）5.1.2优先编码器图5.1.3为(8/3)线)优先编码器的原理图，现说明功能。优先编码器：能够根据事先安排好的优先次序,对优先输入信号进行编码的编码器称为优先编码器。图5.1.38线-3线优先编码74148原理图I2YEXYFY1Y0Y2≥1≥1&≥1&&&&I3I4I5I6I7ENI1I0111111111111111使能信号优先编码器本身：I7、I6、…、I0输入信号，I7优先级别最高，依次下降。Y2、Y1、Y0是二进制代码输出信号编码标志信号YF输出扩展信号YEX（1）输出表达式加此线YFYEX（2）列出真值表由输出表达式，列出真值表如表5.1.2。表5.1.28线-3线优先编码（中规模集成器件74148）输入输出ENI0I1I2I3I4I5I6I7Y2Y1Y0YFYEX1××××××××11111011111111111010×××××××0000100××××××01001100×××××011010100××××0111011100×××01111100100××011111101100×01111111101000111111111110说明：×--任意值（0或1）I2YEXYFY1Y0Y2≥1≥1&≥1&&&&I3I4I5I6I7ENI1I0111111111111111（1）说明电路的功能a)当EN=1时，编码器不能编码，输出全为1；当EN=0时，正常编码。（EN低电平有效）此时，若输入无低电平，YF=0

，YEX=1（表明无编码输入）。

若输入有低电平，YF=1，YEX=0（表明有编码输入）。b)要求编码（输入有低电平），优先级由高到低的顺序为：I7、I6、…、I0，对应的输出二进制代码依次为000、001、…、111。注意：优先编码器允许几个输入信号同时要求编码，但是，只对优先级别最高的输入信号进行编码。例如，当I7=I6=…=I0=0时，输出只是I7的代码000c)代码重复：当EN=0时，对应于代码111有2种输入组合，即输入仅I0要求编码和输入全部都不要求编码。因此，引入编码标志输出信号YF加以区别。d)信号EN、YF和YEX共同实现编码器的扩展。YF用于编码标志输出信号的扩展，YEX用于代码的扩展。YFYEX加此线

逻辑符号ENI6Y2I7I5I4I3I2I1I0Y1Y0YFYEX（74LS148）A0~A1

5编为：1111~0000

图3.2.516线-4线优先编码器

优先权由高到低Z2&&&Z1Z0解：

U1

74LS148

低位片

U2

74LS148

高位片ZF工作原理：

此时，高位Y2、Y1、Y0=111，使Z2、Z1、Z0门都打开。输出取决于低位输入。而L3总是等于1。输出在1111(A0)~1000(A7)之间变化。ZF=1。Z3=YEX2=0。输出在0111(A8)~0000(A15)之间变化。可见高位片优先于低位片。EN1Y0I1Y1Y2YF1YEX1I7I6I5I4I3I2I0A7A6A4A3A2A1A0A5Y0I1Y1Y2YF2I7I6I5I4I3I2I0EN2YEX2Z3A15A14A12A11A10A8A13A9例5.1试用74148组成16线-4线优先编码器。EI=1时，U2的输出全为1。U2的YF=1又使U1的输出全为1。因此，Z3=Z2=Z1=Z0=ZF=1,编码器不能编码。EI如果A15…A8、A7…A0全为1，则Z3Z2Z1Z0的值为1111，但ZF=0。(b)当EI=0时，编码器进行16线-4线优先编码。

如果A15…A8中有0，则U2优先编码。且U2的YF2=1，导致U1的输出全为1。即禁止低位编码。

如果A15~A8全为1，则U2的Y2=Y1=Y0=1，Z3=YEX2=1，YF2=0，使U1对A7~A0进行编码。P9

5.2译码器译码

把二进制码的含义“翻译”出来的过程。译码器完成译码操作的电路。分三类二进制译码器、二-十进制译码器、显示译码器。5.2.1

二进制译码器

1、二进制译码器

(2n=N)n--输入二进制码的位数(输入变量组合数);N--输出变量个数;有2/4线、3/8线、4/16线等。n/N线译码器：译码器A0A1A2An-1Y0Y1Y2YN-12n

≥N

输入n位二进制代码

输出N个信号2n

≥N输出信号个数输入二进制代码的位数74LS138---3/8线译码器二进制译码器

（低电平有效）

选通输入74LS138逻辑符号即当S1=1、S2=S3=0时，译码。

例输入为A2、A1、A0为001时，Y1应0（低电平有效），其余均为1。010011100111

图3.3.13/8线译码器（74LS138）A2&&&&&&&&111111S3&S1S2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S0选通输入译码关闭

每一个输出对应一个输入变量的最小项取反,代表一个二进制码。3线-8线译码器可产生3变量函数的全部最小项。74138---3/8线译码器二进制译码器

当S=1时，第i

个

输出的表达式可写成：输入输出SA2A1A0Y0Y1Y2Y3Y4Y5Y6Y70×××11111111100001111111100110111111101011011111101111101111110011110111110111111011111011111101111111111110表3.3.174LS138译码器真值表例5.2.1试用74138构成4/16线译码器1、A3=0时，S2=S3=0，S1=1，F1译码，F2关断。2、A3=1时，S2=S3=1，F2译码，F1关断。

图3.3.22片74LS138构成的4/16线译码器5VS1S3S2A2A1A0F2S1S3S2A2A1A0A0A1A2A3F1Y1Y6Y3Y2Y0Y7Y4Y5Y10Y9Y1574138741380011F1译码F2关断F1关断F2译码当控制输入有效时，74138译码器产生3变量的全部最小项。例5.2.2试用74138译码器实现函数：解:令函数变量C、B、A作为74138的输入变量，并将函数变换为最小项表达式画逻辑图：Z1&&Z2ABC+5VU1:74138ABCS1S2S3Y0Y1Y2Y3Y4Y5Y6Y7本例推广到一般情况：由，n线-2n线译码器可以实现变量数不超过n的任意逻辑函数。1.根据函数自变量数n选择n线-2n线的译码器；方法是：2.确定函数的自变量与译码器输入变量的一一对应关系；3.将函数变换为关于译码器输入变量的最小项表达式，进一步将函数转换为译码器输出变量的逻辑表达式；4.画逻辑图（令译码器的控制变量有效）。。隐含了译码器的控制变量有效

例3-4用74LS138产生一组多输出逻辑函数

解：因74LS138为3线/8线，当S=1时，L3&&&L1L2S1S3S2A2A1A074LS138地址码数据输入Y1Y6Y3Y2Y0Y7Y4Y5二-十进制译码器的功能是将输入的BCD码还原为十进制数码。5.2.2.二-十进制译码器(7442)n=4，N=10Y0&&&&&&&&&&11111111BACDY1Y2Y3Y4Y5Y6Y7Y8Y9i=0~9图5.2.5二-十进制译码器7442的电路原理输入为8421BCD码，输出低电平有效。电路有拒伪码的功能，输入为1010~1111时，无译码输出，所有输出为1。数码DCBAY0Y1Y2Y3Y4Y5Y6Y7Y8Y9000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110伪码101011111111111011111111111111001111111111110111111111111110111111111111111111111111表5.2.2二-十进制译码器7442的真值表Y0&&&&&&&&&&11111111BACDY1Y2Y3Y4Y5Y6Y7Y8Y90011011111111011电路有拒伪码的功能，输入为1010~1111时，无译码输出，所有输出为1。

能将二进制代码翻译并显示出来的电路叫显示译码器。显示译码器包括译码驱动电路和数码显示器两部分。

数码显示器是用来显示数字、文字和符号的器件。按结构分： 1）字型重叠式； 2）分段式； 3）点阵式。按发光物质分： 1）半导体显示器（LED显示器）；

2）荧光数字显示器； 3）液晶数字显示器； 4）气体放电显示器。1、数码显示器

*5.2.3显示译码器下面仅介绍半导体数码显示器，简称半导体数码管。1）半导体显示器（LightEmittingDiode

LED）——又叫发光二极管显示器。结构：用磷砷化镓作成的PN结。特点：工作电压低（1.5~3V）、体积小、寿命长（＞1000h）、响应速度快（1~100ns）、颜色丰富、清晰悦目，工作可靠。可由TTL与非门直接驱动，如图示。5VRc+5VRbBA&RDVCC+5VTTL与非门驱动电路三极管驱动电路构成将七个发光二极管按一定方式连接在一起，每段为一个发光管，七段分别为a、b、c、d、e、f、g，显示那个字型，则相应段的发光管发光。分类按连接方式不同分为共阴极和共阳极两种。

2)七段数码显示器图5.2.6半导体数码管BS201A的外形图和等效电路1,6--comdpabcdefg710985423特点：工作电压低（1.5～2.5V）、体积小、寿命长、可靠性高、响应时间快（小于0.1μS），但每一段的工作电流大(10~40mA)。12345109876abcdegdpfabcdefg表5.2.3为7448的真值表。功能如下功能控制输入8421BCD码输入BI/RBO输出（数码管笔划段）LTRBIDCBAabcdefg消影××××××0(BI)0000000灯测试0×××××1(RBO)1111111显示灭零1000000(RBO)000000001100001(RBO)111111011×00011(RBO)011000021×00101(RBO)110110131×00111(RBO)111100141×01001(RBO)011001151×01011(RBO)101101161×01101(RBO)001111171×01111(RBO)111000081×10001(RBO)111111191×10011(RBO)1111011伪码1×10101(RBO)00011011×10111(RBO)00110011×11001(RBO)01000111×11011(RBO)10010111×11101(RBO)00011111×11111(RBO)0000000表5.2.37段显示译码器7448的真值表abcdefga.消影（灭灯）

做输入时，如果BI=0，则不论其他输入信号为何值，输出a～g全为0，数码管不亮，即实现消影功能。

控制端BI/RBO既可做输入（记为BI，消影输入），也可做输出（记为RBO，动态灭零输出）。b.灯测试

当LT=0时，输出a～g全为1，驱动数码管的笔划段全亮，用于测试数码管，所以，LT称为试灯输入，低电平有效。c.显示功能

即为了使显示的多位数字符合人的习惯，整数部分高位的0和小数部分低位的0不显示，这称为动态灭零。

不能拒绝伪码输入:因对于非8421BCD码输入，a～g一些段为高电平，被点亮。RBI、RBO分别称为动态灭零输入、动态灭零输出，且低电平有效。当LT=1时，显示十进制数码。

当DCBA=0000时，如果RBI=0,则不能显示0，这种情况称为动态灭零，用输出RBO=0标识。3）显示译码器应用电路图5.2.7单数码管显示译码电路com

1kΩ×7VccLTVccRBIABCDRBOGNDabcdefgabcdefgB3B2B1B07448a.单数码管显示译码电路b.多数码管显示译码电路图5.2.87448动态灭零连接方法是：整数部分把高位RBO与次低位的RBI相连，最高位的RBI接低电平；小数部分则与整数部分的连接顺序相反。

利用7448的RBI和RBO引脚可实现动态灭零动态灭零原理：在整数部分的最高位是0时，其RBI使本位动态灭零。同时，其RBO输出低电平，使次高位的动态灭零使能，如此递推，实现整数部分动态灭零。D0D1DN-1Y0Y1YN-1数据选择器数据分配器总线A0A1…AnB0B1…Bn5.3数据分配器和数据选择器采用总线分时传送信号，需要数据分配器和数据选择器。

数据分配器和数据选择器等效为多路开关，控制变量A0、A1、…、An和B0、B1、…

、Bn选择开关连接位置，所以，它们亦称为地址变量。N路数据源（公共信号线）n路地址变量N路数据终端2n≥NN和n的约束关系是5.3.1

数据分配器功能:在地址码输入的控制下,把一路数据分配至多路作为输出。带控制端的译码器可用作数据分配器输出表达式为：U1:74138图5.3.28路数据分配器Y0Y1Y2Y3Y4Y5Y6Y7ABCS1S2S3D+5VY0Y1Y2Y3Y4Y5Y6Y7A0A1A2地址变量数据输出A2A1A0DY0Y1Y2Y3Y4Y5Y6Y7表5.3.18路数据分配器的真值表

在地址变量的控制下数据D被分配到8路输出Y0、Y1、…、Y7中的一路。

为获得数据D的其它输出不随D变化，保持为逻辑1。D1111111000D001D1D111111010D11D11111011D111D1111100D1111D111101D11111D11110D111111D1111D1111111D

5.3.2数据选择器(74151)

用8路数据选择器(74151)实现4变量以下的逻辑函数。其中3个函数变量作74151的地址变量，另一个函数变量作74151的数据输入。功能:

在地址码输入的控制下,从多路数据中选出一路作为输出。电路结构：

输出表达式为：5.3.38路数据选择器74151的电路原理图ABC1SZD0D1D2D3D4D5D6D7Y≥1&1111111A2A1A0

当S=0时，8路数据选择器(74151)输出是地址变量全部最小项的加权逻辑和。表5.3.28路数据选择器(74151)的真值表由表知：当S=0时，在地址变量的控制下从8路输入数据中选择一路作为数据输出。控制输入地址输入数据输入输出SA2A1A0D0D1D2D3D4D5D6D7Y1×××××××××××00000D0×××××××D00001×D1××××××D10010××D2×××××D20011×××D3××××D30100××××D4×××D40101×××××D5××D50110××××××D6×D60111×××××××D7D7例5.3.1试用数据选择器实现逻辑函数1)选择A、B、C变量作为数据选择器的地址变量，令A=A2、B=A1、C=A0；在74151的控制端有效时，比较函数表达式和74151的输出表达式，得解：Z是4变量函数,可用24-1=8路数据选择器(74151)实现Z。2)函数变换3)确定数据端（D0、D1、…、DN-1）的表达式4)画逻辑图根据第1步和第3步中的表达式画出逻辑图，如图5.3.4所示。图5.3.4例5.3.1的逻辑图A

B

CZ

D

+5V

1

U1:74151A2A1A0D0D1D2D3D4D5

D6D7SYYZ

由本例推广到一般情况2n-1路数据选择器可以实现任意的n个变量以下的逻辑函数。方法是：选择n-1个变量作为数据选择器的地址变量；2)将函数变换为n-1个地址变量的最小项表达式；3)根据最小项表达式和数据选择器的输出表达式，确定数据端（D0、D1、…、DN-1）的表达式；4)画逻辑图。5.4数值比较器比较两个数相对大小或相等的电路，叫比较器。5.4.1一位数值比较器两个一位2进制数A、B比较的结果有相等（G）、大于（L）、小于（M）。表5.3.1一位比较器真值表ABGLM0001011100100100100输出的逻辑表达式为图5.4.1一位比较器BL≥111&&AGM&&5.4.2四位数值比较器

两个4位2进制数A=A3A2A1A0、B=B3B2B1B0比较的结果仍然是相等(GO)、大于(LO)、小于(SO).

四位数值比较分2步：先进行位比较，设第i的比较结果为Gi、Li和Si；再进行下述综合比较。

如果A=B，则要求每位都相等：A3=B3、A2=B2、A1=B1、A0=B0和GI=1。逻辑函数表达式为

Go=G3G2G1G0GI

如果A>B，则要求

A3>B3或者A3=B3、A2>B2或者A3=B3、A2=B2、A1>B1或者A3=B3、A2=B2、A1=B1、A0>B0或者 A3=B3、A2=B2、A1=B1、A0=B0、LI=1为使4位比较器用于更多位的数值比较，设置低于本4位的比较结果输入端：相等GI、大于LI、小于SI。逻辑函数表达式为

LO=L3+G3L2+G3G2L1+G3G2G1L0+G3G2G1G0LIG3G2G1G0GI如果A<B，则要求

A3<B3或者A3=B3、A2<B2或者A3=B3、A2=B2、A1<B1或者A3=B3、A2=B2、A1=B1、A0<B0或者 A3=B3、A2=B2、A1=B1、A0=B0、SI=1

结合一位比较器和上述表达式，得到4位数值比较器的逻辑图如5.4.2。逻辑函数表达式为

So=S3+G3S2+G3G2S1+G3G2G1S0+G3G2G1G0SI图5.4.24位数值比较器B3A3A2B1B0A0LOSOGOLISIGI&≥1≥11&&&&&&&&&&&&&&&≥1≥1≥1≥11111111B2A1它也是集成4位数值比较器7485的电路原理图。低位比较结果输入端

大于小于等于一位比较器

利用比较器7485的低位比较结果输入端（GI、LI、SI），可以实现比较器的位数扩展。图5.4.312位串行扩展数值比较器*5.4.3比较器的位数扩展位数扩展方式有串行和并行两种。

串行扩展:

最低4位比较器的串行输入端设置为GI=0、LI=0、SI=0，比较结果送到中间4位比较器的串行输入端；

比较输出

A3

B3

…

A0

B0

A>BLI

A<BA=B

000

SIGIA7

B7

…

A4B4A>BSI

A<BA=B

LI

GI

A>B

A<B

A=B

A11

B11

…

A8

B8

LI

SI

GI

中间4位比较的结果送高4位比较器的串行输入端；高4位比较器的结果作为12位比较的最终结果。

采用两级比较，第一级16位分四组同时进行比较，比较结果的大于和小于输出分别组成2个4位二进制数；再送入第二级比较，其输出作为最终比较结果。这种方式叫做并行扩展。图5.4.416位数值比较器并行扩展:图5.4.4是用5个4位比较器构成的16位比较器。

并行扩展完成16位的比较，只需两个比较器的传输时间，而串行位扩展完成16位的比较，需用4个比较器的传输时间。5.5.1一位加法器1——Ai加数

0——Bi加数

+1——Ci-1低位进位

按位相加；考虑低位向高位进位。——实现按位相加且考虑低位向高位进位的数字电路称为一位全加器。图5.5.1一位全加器的逻辑图和逻辑符号AiBiCi-1CiSi00000001010100101110100011011011010111115.5加法器表5.5.1全加器的真值表ΣAiBiCi-1CiSiCICO&&111AiBiCi-1CiSi≥1≥1输出表达式为Si和向高进位Ci10图5.5.2串行进位加法器

两个4位二进制数A=A3A2A1A0、B=B3B2B1B0相加，利用4个一位全加器完成4位加法，即从最低位开始相加，并向高位进位。C2C3S3A3B3ΣCICOA2B2C1C2S2ΣCICOC0A1B1C1S1ΣCICOA0B0C-1S0

ΣCICO5.5.2多位加法器1）串行进位加法器优点电路结构简单，缺点是工作速度较低。1011－－A3A2A1A0+0101－－B3B2B1B010000－C4S3S2S1S0设计原理：让每位的进位信号仅与原始数据（加数An-1、An-2、…A0、被加数Bn-1、Bn-2、…B0、最低位进位输入C-1）有关，而与低位的进位无关。由全加器的真值表5.5.1，得代入Si和Ci，得

如果Gi=1，则Ci+1=1，产生进位，故Gi称为进位生成函数；令AiBiCi-1CiSi0