数字逻辑课程设计报告

课程设计根本要求1.学生可以完成以下题目之一，经指导教师检查、验收、提交设计报告、评定成绩。2.学生也可以自拟题目进行设计，但需经指导教师审核同意。3.设计方法由学生根据自己情况决定，如采用原理图设计、HDL语言设计等。4、设计报告应包括设计思路或过程、原理图或HDL文本、实验结果〔可选〕、设计讨论或心得体会。一、简要说明数字钟是由振荡器、分频器、计秒电路、计分电路、计时电路组成。计时有24h和12h两种。当接通电源或数字钟走时出现误差，都需要对数字钟作手动时、分、秒时间校正。二、任务和要求显示时、分、秒的十进制数字显示，采用24小时制。校时功能。整点报时。三、可选用的器件EDA-V实验箱//数字逻辑课程设计实验报告此设计主要以数字电路的根底理论为指导，采用中、小规模的集成器件CD4060、74LS161、74LS160、和LS248设计而成。该电路采用模块设计、分模块安装、调试等方法设计而成，所选用的器件主要是中小规模的集成芯片，本产品由于采用多片74LS系列的集成芯片组成，生产本钱低等原因，使这个产品设计既容易实现，又不会浪费太多本钱。产品由石英晶体振荡器产生频率可以调节的时钟脉冲信号,经十五分频得到秒信号脉冲作为数字钟计数器的时钟信号，当到达整点前一秒时，电路通过一个蜂鸣器准时报时。这个电路还可以通过手动，即过拨动开关来选择是否进行时间较准。总电路初步设计1.1设计内容以及要求显示时、分、秒的十进制数字显示，采用24小时制。校时功能。整点报时。主要参考元器件：CD4060，74LS161，74LS248，74LS74，7400与非门系统框图二十四小时电子钟的原理框图，该电路由晶振——分频电路、74LS161和74LS160芯片构成的计数单元、74LS248驱动电路、手动校时电路等主体模块构成。图1.1电路原理框图1.3设计方案根据设计要求知，此实验的核心是由设计围绕着怎样使计数器正常工作，数字电子钟的精度要求很高，因此采用石英晶体振荡器产生频率稳定的信号，再经分频，得到所需的秒信号作为74LS161的CP脉冲信号。第二，电路产生的时钟秒信号也会有误差，我们需要解决如何实现手动校时，经过查询，我们选择通过双掷开关来实现CP信号的送入是手动还是自动，假设开关打向手动这边，那么人为送入单次脉冲到CP，假设开关打向自动这边，那么将电路产生的秒信号送入CP；第三，我们想到的是如何产生单次脉冲，用RS锁存器来实现稳定的输出脉冲；最后，快要到达整点时，通过对174LS161的输出端与蜂鸣器链接，通过蜂鸣器进行整点报时。石英晶体振荡器电路石英谐振器简称为晶振，它是利用具有压电效应的石英晶体片制成的。这种石英晶体薄片受到外加交变电场的作用时会产生机械振动，当交变电场的频率与石英晶体的固有频率相同时，振动便变得很强烈，这就是晶体谐振特性的反响。利用这种特性，就可以用石英谐振器取代LC(线圈和电容)谐振回路、滤波器等。由于石英谐振器具有体积小、重量轻、可靠性高、频率稳定度高等优点，被应用于家用电器和通信设备中。石英谐振器因具有极高的频率稳定性，故主要用在要求频率十分稳定的振荡电路中作谐振元件图石英晶体振荡器分频器电路一般数字钟的晶体振荡器输出频率较高，为了得到较低的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。本实验中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。图CD4060电路原理图CD4060计数为14级2进制计数器，可以将32768Hz的信号分频为2Hz，其内部框图如图2.2-2所示，从图中可以看出，CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。在CD4060的输出端再接一个74LS74,可再进行二分频,从而得到1S的信号.以下为CD4060、电阻及晶振连接成一个晶振——分频电路，CD4060的输出端3脚得到的是2Hz的脉冲信号。图晶振——分频电路时间计数单元时间计数单元有时计数、分计数和秒计数等几个局部。时计数单元一般为24进制计数器计数器，其输出为8421BCD码形式；分计数和秒计数单元为60进制计数器，其输出也为8421BCD码。我们采用16进制计数器74LS161来实现时间计数单元的功能。74LS161管脚图与真值表如下所示图74LS161管脚图表1.174LS161功能表输入输出CRCPLDEPETD3D2D1D0Q3Q2Q1Q00ФФФФФФФФ00001↑0ФФdcbadcba1↑10ФФФФФQ3Q2Q1Q01↑1Ф0ФФФФQ3Q2Q1Q01↑111ФФФФ状态码加1表1.274LS161真值表表1.374LS160真值表秒个位计数单元为10进制计数器，需将74LS161的QD与QA接入与非门〔74LS00〕的输入脚，与非门的输出脚接74LS161的清零端CR`。秒十位计数单元为6进制计数器，需要进制转换。需将QB与QC接入与非门〔74LS00〕的输入脚，与非门〔74LS00〕的输出脚接74LS161的清零端CR`。将秒个位的CR`接入秒十位的CP脚，这样，当秒个位计数单元完成一个计数循环时，CR`变为低电平脉冲，使秒十位计一个数分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，不是10的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行24进制转换。图由74LS161构成的六十进制计数器图由74L160构成的24进制计数器译码驱动电路电路分析：计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用74LS248作为显示译码电路，选用LED数码管作为显示单元电路。(参考实验十一扫描显示电路的驱动)一个74LS248与一个LED数码管连接成一个驱动电路如下,数码管可以从0到计数器计数范围内变化.其中VSS表示公共接地端图74LS248驱动电路手动校时电路当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。根据要求，数字钟应具有时，分，秒校正功能，因此，应截断秒个位，分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图2.8所示即为带有根本RS触发器的校时电路，当开关打在图示中的位置时，其右边的两个与非门的上一个输出为高电平，下一个输出为低电平，那么电路的最终输出端输出的信号为正常输入信号，当要实现时间校准时，应将开关打向另一面，那么其右边的两个与非门上一个输出为高电平，下一个输出为低电平，那么电路的最终输出端输出的信号为手动输入信号。图2.9所示为分单元与时单元合起来的校时电路.图带有消抖动电路的校正电路图校时电路在上面的两图中,正常信号指的是晶振经分频后产生的秒信号及计数器产生的清零脉冲,校正信号指的是通过手动按键,产生所需的脉冲.然后将该校正信号加到上两图中所示的校正信号输入端口，即完成了一个完整的校时电路，单次脉冲产生电路如下。图单次脉冲产生电路该电路产生的波形如下。图单次脉冲电路输出波形整点报时电路在时间出现整点前一数秒内，数字钟会自动报时，以示提醒。假设要求简单，可选为电路在59分59秒时报报警，选蜂鸣器为电声器件。当秒单元与分单元的输出显示了59分59秒时，通过对输出端用与非门进行译码，再接的一个或非门的输出会为高电平，使三极管导通，接通的蜂鸣器即刻进行报警。该电路图如下。图整点报时电路图原始单次脉冲产生电路总电路示意图：1.10心得体会设计初期要考虑周到，否那么后期改良很困难。应该在初期就多思考几个方案，进行比拟论证，选择最适宜的方案动手设计。总体设计在整个设计过程中非常重要，应该花较多的时间在上面；通过这次对数字钟的设计与制作，让我了解了设计电路的程序，也让我了解了关于数字钟的原理与设计理念，但是最后的成品却不一定与仿真时完全一样，因为，在实际接线中有着各种各样的条件制约着。而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。所以，在设计时