第6章知识资料课后习题答案1006

朽木易折，金石可镂。千里之行，始于足下。第页/共页第6章习题解答6-1指出下列各类型的触发器中那些能组成移位寄存器，哪些不能组成移位寄存器，倘若能够，在内打√，否则打×。 （1）基本RS触发器 （）； （2）同步RS触发器 （）； （3）主从结构触发器 （）； （4）维持阻塞触发器 （）； （5）用CMOS传输门的边沿触发器 （）； （6）利用传输延迟时光的边沿触发器（）。解答：（1）×；（2）×；（3）√；（4）√；（5）√；（6）√；6-2试分析图6-79所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并且说明电路能够自启动。解答： 驱动方程：；；、 状态方程： 输出方程： 状态转换表如下：脉冲数初态次态输出1000001020010100301001104011100051000001101011111001011110011 状态转换图如下：此电路为能自启动的同步五进制加法计数器。 6-3试分析图6-80所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A为输入逻辑变量。解答： 驱动方程：； 状态方程： 输出方程：状态转换表如下：脉冲数A初态次态输出1000000200100030100004011000100010101110111101110101状态转换图如下： 此电路为串行数据检测器，当输入4个或4个以上的1时输出为1，其他输入情况下输出为0。6-4试分析图6-81所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。检查电路能否自启动。解答： 驱动方程：、；、；、 状态方程： 输出方程： 状态转换表如下：脉冲数初态次态输出1000001020010100301001104011100051001010101110011000011110001 电路的状态转换图如下： 此电路为能自启动的同步七进制加法计数器。6-5试分析图6-82给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。A为输入变量。解答： 驱动方程：；； 状态方程： 输出方程：状态转换表如下：脉冲数A初态次态输出1000011200110030101104011000111101110010101000100110 状态转换图如下：此电路为可逆计数器。当A为0时实现两位二进制加法计数，输出升高沿为进位信号；当A为1时实现两位二进制减法计数，输出升高沿为借位信号。6-6如在图6-8a所示的4位移位寄存器CC4015的CP和DS输入端加上如图6-83所示的波形，设各个触发器的初态均为0，试画出个触发器相应的输出波形。解答：各触发器相应的输出波形如下： 6-7在图6-84中，若两个移位寄存器中原存放的数据分离为A3A2A1A0=1001，B3B2解答：4个CP脉冲作用后，两个寄存器中的数据各为A：A3A2A1A0=1100，B：B3B2B1 此电路为4位串行加法器，实现4位全加的功能。6-8如在图6-85所示循环寄存器的数据输入端加高电平，设时钟脉冲CP到来之前两个双向移位寄存器CT74LS194的输出Q0～Q3’为0，若基本RS触发器的输入分离为：（1），；（2），。分离在5个CP脉冲作用之后，试决定寄存器相应的输出Q0～Q3’为何状态？解答： （1） （2）06-9回答下列问题： （1）欲将一个存放在移位寄存器中的二进制数乘以16，需要多少个移位脉冲？ （2）若高位在此移位寄存器的右边，要完成上述功能应左移还是右移？ （3）倘若时钟频率是50kHz，要完成此动作需要多少时光？解答： （1）需要4个移位脉冲； （2）右移； （3）T=6-10分析图6-86所示电路，写出电路的驱动方程、状态方程和输出方程，画出状态转换图和时序图，决定其逻辑功能。解答： 驱动方程：，，， 状态方程： 输出方程： 状态转换表如下：脉冲数初态次态输出10000000102000100100300100011040011010005010001010601010110070110011108011110000910001001010100110100111010101101210111100013110011010141101111001511101111116111100000 状态转换图及时序图如下：此电路为同步十六进制（或4位二进制）加法计数器。6-11回答下列问题： （1）7个T’触发器级联构成计数器，若输入脉冲频率f=512kHz，则计数器最高位触发器输出的脉冲频率。 （2）若需要每输入1024个脉冲，分频器能输出一个脉冲，则此分频器需要多少个触发器衔接而成？解答： （1）7个T’触发器级联构成128进制计数器，所以最高位触发器输出脉冲频率为 （2）若要每输入1024个脉冲，分频器能输出一个脉冲，即要实现1024进制计数器，需要用10个触发器衔接而成。6-12分析图6-87所示电路的逻辑功能。解答： 本电路为异步时序电路。 时钟方程：，，， 驱动方程：，、，，、 状态方程：（CP） （） （） （） 输出方程： 状态转换图和时序图如下： 此电路为能自启动的异步十进制减法计数器。6-13分析图6-88所示电路的逻辑功能。解答： 驱动方程：，， 状态方程：，， 状态转换表如下：脉冲数初态次态10000012001010301001140111005100000101010110010111100 状态转换图如下：此电路为能自启动的同步五进制加法计数器。6-14已知计数器的输出波形如图6-89所示，试决定该计数器有几个自立状态。并画出状态转换图。解答： 由图可知，计数器有6个自立的状态，状态转换图如下： 6-15分析图6-90的计数器电路，说明这是多少进制的计数器。解答： 分析电路，160为十进制计数器，采用预置数，1001的下一个状态置为0011，所以该电路为七进制计数器。6-16CT74161为中规模集成同步4位二进制加法计数器，除计数进制外，其功能与CT74160相同，见表6-13所示。分析图6-91的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。解答： 分析电路，采用异步清零工作模式，1010状态时异步清零，所以1010为暂态，电路有0000->1001共10个状态，为十进制计数器。状态转换图如下： 6-17试用4位同步二进制计数器CT74161接成十二进制计数器，标出输入、输出端。可以附加须要的门电路。解答：可采用预置数模式，1011时预置数为0000，将预置数端作为进位输出端，即可实现十二进制计数功能。如图所示。6-18试分析图6-92的计数器在A=1和A=0时各为几进制。解答： 电路采用预置数方式，1001时预置数。 当A=1时预置数为0100，电路为六进制计数器； 当A=0时预置数为0010，电路为八进制计数器。6-19图6-93电路是可变进制计数器。试分析当控制变量A为1和0时电路各为几进制计数器。解答： 电路采用预置数方式，预置数为0000。. 当A=1时，1011时举行预置，电路为十二进制计数器； 当A=0时，1001时举行预置，电路为十进制计数器。6-20试用CT74161及须要的门电路设计一个可控进制的计数器。当输入控制变量M=0时工作在5进制，M=1时工作在15进制。请标出计数输入端和仅为输出端。解答： 可以采用预置数方式，预置数为0000。当M=0时计数到0100时举行预置数，构成五进制计数器；当M=1时计数到1110时举行预置数，构成十五进制计数器。6-21分析图6-94给出的计数器电路。画出电路的状态转换图，说明这是几进制计数器。解答： 290接成8421码形式，计数到0110时举行置数到1001，因为290置数端为异步置数，所以构成七进制计数器。状态转换图如图所示。6-22试分析图6-95计数器电路的分频K（即CO与CP的频率之比）。解答： 两片161之间采用串行进位方式，两片分离自立举行预置数，低位片（I）计数到1111时预置数为1001，实现七进制计数；高位片（II）计数到1111时预置数为0111，实现九进制计数。所以，整体构成六十三进制计数器，电路实现六十三分频，故K=63，CO与CP的频率之比为1：63。6-23图6-96电路是由两片同步十进制计数器CT74160组成的计数器，试分析这是多少进制的计数器，两片之间是几进制。解答： 两片160采取并行进位方式，低位片（I）实现十进制计数，高位片（II）采用预置数方式，计数到1001时预置数0111，实现三进制计数，两片之间为十进制，整体构成三十进制计数器。6-24分析图6-97给出的电路，说明这是多少进制的计数器。解答1： 在信号以前，两片74LS161均按十六进制计数。第一片到第二片为十六进制。当第一片计为2，第二片计为5时，产生信号，总的进制为5×16＋2＋1＝83，为八十三进制计数器。解答2：两片161采用并行进位方式，举行整体置数，当计数到0时举行预置数，置数为0，26+24+2=83，所以整体构成十三进制计数器。6-25分析图6-98所示电路，列出其状态转换表，说明其逻辑功能。解答： a）290采用8421接法，计数到1000时异步清零，所以实现八进制计数，状态依次为：0000->0001->0010->0011->0100->0101->0110->0111（->1000）->0000b）290采用5421接法，计数到1010时异步清零，所以实现七进制计数，状态依次为：0000->0001->0010->0011->0100->1000->1001（->1010）->0000状态转换表分离如下：朽木易折，金石可镂。千里之行，始于足下。第页/共页脉冲数100002000130010400115010060101701108011191000脉冲数1000020001300104001150100610007100181010朽木易折，金石可镂。千里之行，始于足下。第页/共页6-26图6-99是用两片中规模集成电路CT74290组成的技术电路，试分析此电路是多少进制的计数器。解答： 两片290都采用8421接法，低位片（I）接成九进制计数器，高位片（II）接成了六进制计数器，两片构成9×6=54进制计数器。6-27分析图6-100所示电路。列出其状态转换表，说明其逻辑功能。解答： 160采用预置数，当计数到0100时预置数1001，为六进制计数器。状态为：0000->0001->0010->0011->0100->1001->00006-28试采用CT74290及须要的门电路以级连方式构成四十进制计数器。解答： 40=10×4。两片290分离接成十进制和四进制计数器，采用串行进位方式级连。如图所示。也可以采用计数到40时举行整体清零的方式，图略。6-29试采用CT74290及须要的门电路构成8421BCD码的二十四进制计数器。解答： 24=3×8。两片290分离接成8421码三进制和八进制计数器，采用串行进位方式级连。如图所示。也可以采用计数到24时举行整体清零的方式，图略。6-30试用中规模集成同步十进制加法计数器CT74160，并附加须要的门电路，设计一个二百七十三进制的计数器。解答： 使用三片160采用并行进位方式，计数到272时整体置数为0。电路如图所示。6-31图6-101是由二--十进制优先权编码器CT74147和同步十进制加法计数器CT74160组成的可控分频器，试说明当输入控制信号、、、、、、、和分离为低电平，并假定CP脉冲的频率为f0时，由F端输出的脉冲频率各是多少？解答： 如表所示。6-32在图6-102中，CT74160为同步十进制加法计数器，CT7442为4线-10线译码器，设计数器的初始状态为0000。试画出与CP脉冲对应的Q3、Q2、Q1、Q0及与非门G的输出F的波形图。解答：FF6-33CT74161是可预置的4位二进制同步加法计数器，它与CT74160相比，除计数进制不同外，其他功能均相同。试分析图6-103所示计数器的输出CO与时钟脉冲CP的频率之比。解答： 两片161之间采用串行进位方式，低位片（I）计数到1111时预置数为0111，实现9进制计数器，高位片（II）计数到1111时预置数为1100，实现4进制计数。整体实现36进制计数，频率之比为1：36。6-34试用4位二进制同步加法计数器CT74161构成十进制加法计数器。解答： 可采用异步清零方式，计数到1010时清零，即可实现十进制加法计数器。6-35已知时钟脉冲的频率为96kHz，试用中规模集成计数器及须要的门电路组成分频器，将时钟脉冲的频率降低为60Hz。试画出该分频器电路的接线图。解答： 96kHz60Hz=1600=16×10×10，即需要实现1600分频，可采用1片CT74161和2片CT74160通过级联方式实现分频功能。6-36图6-104是用CC4516构成的两级可编程分频器。 （1）试求该电路的分频系数； （2）设N为预置数，试求输出频率fo与输入频率fi之间的关系。解答： （1）1×16+5=21，分频系数为21。 （2）6-37图6-105a、b为双向移位寄存器CT74LS194构成的分频器。 （1）列出状态转换表； （2）总结出扭环形计数器改接成奇数分频器的逻辑。解答：（1）a为五进制计数器，b为七进制计数器。状态转换表分离如图所示。 ab （2）CT74LS194构成扭环形计数器时，从Q0、Q1、Q2、Q3取反馈分离构成2、4、6、8分频，即M=2n。倘若将两个相邻触发器输出端加到与非门输入端共同作为反馈信号，就可使计数器的模M由2n变为2n-1。6-38试用JK触发器设计一个时序电路，要求该电路的输出F与CP之间的关系应满意图6-106所示的波形图。解答： 用两个JK触发器构成三进制计数器。 1100能自启动。6-39试用小规模集成电路设计一个有进