第18次课1(微机原理)

第五章总线及其形成一、总线定义与分类1、定义：总线是一组公用导线，是计算机系统的重要组成部分。它是计算机系统中模块（或子系统）之间传输数据、地址和控制信息的公共通道。通过总线，可以实现各部件之间的数据和命令的传输。5.1

总线定义及分类

2、总线的分类：5.1

总线定义及分类

总线的分类方法很多，按功能层次可以把总线分成下列四类。片内总线元件级总线系统总线通信总线在系统总线形成中，经常要使用芯片：三态门双向总线收发器带有三态门输出的锁存器5.2

几种常用芯片

二、几种常用的接口芯片74LS244逻辑及引脚

74LS244功能在实际应用中可作为地址总线或控制总线的驱动芯片，也可用为输入端口的接口芯片。5.2

几种常用芯片

高阻1）三态门典型芯片74LS24474LS245逻辑及引脚74LS245功能在实际应用中可作为数据总线双向驱动器、地址总线或控制总线单向驱动以及输入端口的接口芯片。5.2

几种常用芯片

GG2）双向总线收发器74LS245

74LS373逻辑及引脚74LS373功能在实际应用中可作为地址总线或控制总线单向驱动锁存以及输出端口的接口芯片。5.2

几种常用芯片

3）带有三态门输出的锁存器构成微型计算机系统的核心硬件是微处理器。由CPU引脚信号经过总线形成电路构成系统总线。5.38086的引脚功能与时序

三、8086CPU的引脚功能、系统总线结构及系统总线时序5.38086的引脚功能与时序

5.38086的引脚功能与时序

(1)8086的引脚功能及时序(最小方式)第五章总线及其形成12345678910111213141516171819202122232425262728293031323334353637383940GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND

INTEL8086CPUVccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GTO)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET8086引脚说明最大方式最小方式8086引脚信号

工作方式控制线。MN/MX=1（接+5V）工作于最小方式0（接地）工作于最大方式

1、MN/MX（输入）

最小方式：适合用于由单处理器组成的小系统。在这种方式中，8086CPU引脚直接产生存储器或I/O读写的所有控制信号。

最大方式：适合用于实现多处理器系统，在这种方式中，8086CPU不直接提供存储器或I/O读写的所有控制信号，而是将当前要执行的传送操作类型编码为三个状态位（S2,S1,S0）输出，由外部的总线控制器8288对状态信号进行译码产生相应的控制信号。5.38086的引脚功能与时序

系统复位信号2.RESET（输入）系统复位:至少保持4个时钟周期的高电平；RESET信号有效时，CPU清除IP、DS、ES、

SS、PSW、指令队列；置CS为0FFFFH。5.38086的引脚功能与时序

计算机系统复位后的启动物理地址为：0FFFF0H5.38086的引脚功能与时序

时钟信号输入端3.CLK（输入）时钟周期：时钟周期是控制微处理器工作的时钟信号的一个周期，它是CPU工作的最小节拍。总线周期：8086/8088CPU通过总线对外部（存贮器或I/O接口）进行一次访问所需的时间称为一个总线周期。

一个总线周期至少包括4个时钟周期即T1，T2，T3和T4，处在这些基本时钟周期中的总线状态称为T状态。5.38086的引脚功能与时序

5.38086的引脚功能与时序

在总线周期的T1状态输出地址信号；5.38086的引脚功能与时序

分时复用的地址/数据总线4.AD15-AD0（输入/输出）在T2～T4状态输出或输入数据。5.38086的引脚功能与时序

分时复用的地址/状态信号线5.A19/S6–A16/S3（输出）在T1状态输出地址信号；在T2～T4状态输出状态信息。5.38086的引脚功能与时序

6.BHE/S7（输出）分时复用的地址/状态信号线

BHEA0操作所用数据引脚00从偶地址读/写一个字AD15～AD010从偶地址读/写一个字节AD7～AD001从奇地址读/写一个字节AD15～AD80110从奇地址读/写一个字（分两个总线周期实现，）AD15～AD8AD7～AD0高电平表示地址线的地址信息有效。利用它的下降沿把地址信号和BHE信号锁存在地址锁存器（例如74LS373）中。

5.38086的引脚功能与时序

7.ALE（输出）地址锁存允许信号A19~A16A19/S6~A16/S3A15~A8BHE/S7A7~A0

8086MN/MX+5VALEAD15~AD8AD7~AD0BHE系统地址总线D0Q0D7Q7GOE……D0Q0D7Q7GOE……D0Q0D7Q7GOE……74LS37374LS37374LS373微处理器级总线●●●●地址总线形成5.38086的引脚功能与时序

数据总线是双向的；

DT/R

控制数据传输方向；

DEN

数据允许信号，控制数据有效时间。5.38086的引脚功能与时序

低电平：表示CPU接收数据（读操作）高电平：表示CPU发送数据（写操作）在数据总线形成中，用于控制双向缓冲器74LS245的传送方向。8.DT/R（输出）数据收/发信号5.38086的引脚功能与时序

低电平：表示接收或发送的数据有效；高电平：表示数据无效；在数据总线形成中，DEN用作为数据双向收发器74LS245的输出允许控制信号9.DEN（输出）数据允许信号D15~D8DT/RD7~D0

8086MN/MX+5VDENAD15~AD8AD7~AD0系统数据总线74LS24574LS245微处理器级总线A0B0A7B7GDIR……A0B0A7B7GDIR……●●数据总线形成5.38086的引脚功能与时序

CPU存储数据操作（写）5.38086的引脚功能与时序

CPU读取数据操作（读）浮动状态：CPU先输出地址，再输入数据，复用总线上，由输出状态转换成输入状态！5.38086的引脚功能与时序

低电平：表示CPU正在从存储器或I/O端口寄存器读取数据；

T2～T4状态有效。10.RD（输出）读信号5.38086的引脚功能与时序

低电平：表示CPU正在执行向存储器或I/O端口进行输出操作；T2～T4状态有效。11.WR（输出）写信号5.38086的引脚功能与时序

高电平：CPU访问存贮器低电平：CPU访问I/O端口在Intel8088中，该引脚定义为IO/M，极性与8086的M/IO反相。12.M/IO（输出）存储器与I/O端口区分信号5.38086的引脚功能与时序

写总线周期5.38086的引脚功能与时序

读总线周期5.38086的引脚功能与时序

其它控制信号5.38086的引脚功能与时序

高电平：表示存储器或I/O端口准备就绪；低电平：表示存储器或I/O端口未准备好；13.READY（输入）准备好信号CPU在T3状态检测READY信号，如果READY为低电平，则插入等待状态Tw，同时再次检测READY信号，直到READY为高电平，则进入T4状态，完成本次总线周期。5.38086的引脚功能与时序

高电平：CPU继续处于等待状态；低电平：CPU执行下一条指令。14.TEST（输入）测试信号当CPU执行WAIT指令的操作时，每隔5个时钟周期对TEST输入端进行一次测试：5.38086的引脚功能与时序

CPU有两类硬件中断：非可屏蔽中断：NMI可屏蔽中断：INTR，INTA5.38086的引脚功能与时序

条件：NMI出现上升沿动作：CPU在执行完现行指令后，立即进入中断服务子程序。注意：CPU中断响应不受标志寄存器中断允许标志位IF状态的影响。15.NMI（输入）非可屏蔽中断请求输入信号

5.38086的引脚功能与时序

可屏蔽中断请求输入信号16.INTR（输入）条件：INTR高电平IF＝1动作：CPU发出中断响应信号；从外设读取中断类型号；进入中断服务子程序。注意：

CPU对可屏蔽中断的响应受中断允许标志位IF状态的影响。

5.38086的引脚功能与时序

在相邻的两个总线周期中输出两个负脉冲17.INTA（输出）中断响应信号通知外设，其中断请求被接收由外设向CPU提供中断类型号5.38086的引脚功能与时序

CPU总线使用权可以由外设控制总线申请信号：HOLD总线授予信号：HLDA5.38086的引脚功能与时序

高电平有效；总线请求响应过程：18.HOLD（输入）总线申请信号5.38086的引脚功能与时序

总线请求响应过程：外部设备向CPU发出总线使用请求（HOLD高电平）；CPU让出总线控制权，给出HLDA信号；外部设备撤消HLOD信号，CPU恢复对总线的控制权。5.38086的引脚功能与时序

19.HLDA（输出）总线授予信号高电平有效；CPU让出总线控制权，使CPU所有具有三态的引脚处于高阻状态；HLDA信号与HOLD信号配合使用。5.38086的引脚功能与时序

T1T4或CLKHOLDHLDA≈≈≈

总线请求和总线授予时序8086最小方式系统总线结构

5.38086的引脚功能与时序