基于EDA技术进行的数字电路设计

基于EDA技术进行的数字电路设计

1、EDA技术设计流程

在设计方法上，EDA技术为数字电子电路设计领域带来了根本性变革，将传统“电路设计硬件搭试调试焊接”模式转变为在计算机上自动完成。

2、设计要求

具有时、分、秒、计数显示功能，以24小时循环计时。具有清零和调整小时、分钟功能。具有整点报时功能。

3、输入设计源文件

一个设计工程由一个或多个源文件组成，它们可以是原理图文件、硬件描述语言文件、混合输入文件，点击Source/New菜单，选择你所要设计源文件类型，进入设计状态，完成源文件设计，存盘、退出;另在一张原理图编辑器窗口中，通过File/MatchingSymbol菜单，建立一张原理图符号，生成一个与原理图文件一样名、一样功能规律宏元件，它自动加到元件列表中，可以在更高层图纸中反复调用;

4、规律编译

规律编译选择器件EPM7128SLC84-15，使用MAXPlusⅡ编译器编译设计工程，通过编译器自动进展错误检查、网表提取、规律综合、器件适配，最终产生器件编程文件(。jed)。

5、综合

综合就是利用EDA软件系统综合器将VHDL软件设计与硬件可实现性挂钩，这是将软件转化为硬件电路关键步骤。综合器对源文件综合是针对某一FPGA/CPID供给商产品系列。因此，综合后结果具有硬件可实现性。EDA供应了良好规律综合与优化功能，它能够将设计人员设计规律级电路图自动地转换为门级电路，并生成相应网表文件、时序分析文件和各种报表，若设计没有错误，最终可生成可以编程下载。SOF文件。

6、器件适配

综合通过后必需利用FPGA/CPLD布局/布线适配器将综合后网表文件针对某一详细目标器件进展规律映射操作，其中包括底层器件配置、规律分割、规律优化、布局布线等操作。适配后产生时序仿真用网表文件和下载文件，如JED或POF文件。适配对象直接与器件构造细节相对应。

7、功能仿真

通常，在设计过程中每一个阶段都要进展仿真验证其正确性。在综合前，要进展行为仿真，将VHDI源程序直接送到VHDI仿真器中仿真，此时仿真只是依据VHDI语义进展，与详细电路没有关系。综合后，可利用产生网表文件进展功能仿真，以便了解设计描述与设计意图全都性。功能仿真仅对设计描述规律功能进展测试模拟，以了解其实现功能是否满意原设计要求，仿真过程不涉及详细器件硬件特性，如延迟特性。时序仿真依据适配后产生网表文件进展仿真，是接近真实器件运行仿真，仿真过程中已将器件硬件特性考虑进去了，因此仿真精度要高得多。时序仿真网表文件中包含了较为准确延迟信息。

8、编程下载

通过仿真确定设计根本胜利后，即可通过Byteblaster下载电缆线将设计工程以JTAG方式下载到器件中，完成设计全部工作。通过此例设计流程叙述可知，EDA技术及其工具在数字电路系统(包括模拟电路系统)中正发挥着越来越重要作用，其应用深度和广度正在向更深层次延长。

9、目标系统

用VHDL语言描述编码电路。译码电路用CASE语句完成查表译码，其中有近4O种可能状况。通过求出伴随式值，把有一个错误数据取反订正过来，其他状况给出信号，指出有错误。编译码电路选用ALTERA公司生产器件EPF1OK10TC144-3，其中编码电路占用了32个规律单元，译码电路占用了163个规律单元。对编码译码电路做功能仿真。测试使用看来，当数据输人全为1，假如总线上传来数据最终一位出错。为0，正确数据异或而成数据检查线DC使得译码器能把最终一位