第3章-内部存储器

第三章内部存储器目录3.1存储器概述 （理解）3.2SRAM存储器 （理解）3.3DRAM存储器 （掌握）3.4只读存储器和闪速存储器

（了解）3.5并行存储器 （理解）3.6Cache存储器 （掌握）2024/1/2923.1存储器概述3.1.1存储器分类3.1.2存储器的分级结构3.1.3存储器的技术指标2024/1/2933.1.1存储器分类

按存储介质分按存取方式分按存储内容可变性分按信息易失性分按在计算机系统中的作用分2024/1/2943.1.1存储器分类（1/3）按存储介质分半导体存储器：用半导体器件(MOS管)组成的存储器；磁表面存储器：用磁性材料(磁化作用)做成的存储器；光盘存储器：用光介质(光学性质)构成的存储器；按存取方式分随机存储器：存取时间和存储单元的物理位置无关；顺序存储器：存取时间和存储单元的物理位置有关；半顺序存储器：存取时间部分地依赖于存储单元的物理位置；系统主存、Cache软盘硬盘磁带光盘半导体存储器磁带磁盘存储器2024/1/2953.1.1存储器分类（2/3）按存储内容可变性分只读存储器(ROM)只能读出而不能写入的半导体存储器；随机读写存储器(RAM)：既能读出又能写入的半导体存储器；按信息易失性分易失性存储器断电后信息即消失的存储器；非易失性存储器断电后仍能保存信息的存储器；半导体存储器半导体存储器磁盘光盘2024/1/296半导体存储器的分类:

按制造工艺分类双极型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用属性分类随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：正常只读、断电不丢失6.1.2：存储器的分类2024/1/2973.1.1存储器分类（3/3）按在计算机系统中的作用分主存储器能够被CPU直接访问，速度较快，用于保存系统当前运行所需的所有程序和数据；辅助存储器不能被CPU直接访问，速度较慢，用于保存系统中所有的程序和数据；高速缓冲存储器（Cache）能够被CPU直接访问，速度快，用于保存系统当前运行中频繁使用的程序和数据；控制存储器CPU内部的存储单元。半导体存储器磁盘、光盘存储器半导体存储器半导体存储器加上管理这些存储器的软件和硬件称存储系统2024/1/2983.1.2存储器的分级结构动画演示：存储器的分级结构.swf2024/1/299CPU缓存主存辅存缓存－主存层次主存－辅存层次3.1.2存储器的分级结构（1/2）系统对存储器的要求：大容量、高速度、低成本三级存储系统结构1、加上cache的目的为提高速度2、内存包括cache和主存1、降低了成本，扩大了容量2、虚存系统包括主存和辅存在CPU看来，容量相当于辅存容量，速度相当于CACHE速度。分层技术使得存储的速度接近于上层，而价格、容量接近于下层。2024/1/2910CPU访问存储器

CPU一级M1二级M2注意：M为Memery

存储器的意思。CPU首先访问速度快的M1，如果信息不在M1内，则从速度慢的M2内把数据调用到M1内，然后CPU再访问速度快的M1任何时候，CPU都只直接与速度快的存储器打交道。2024/1/29113.1.2存储器的分级结构（2/2）存储器分级结构中应解决的问题：当需从辅存中寻找指定内容调入主存时，如何准确定位？依靠相应的辅助软硬件，例如：虚拟内存技术。当CPU访问cache，而待访问内容不在cache中时，应如何处理？从主存向cache中调入相应内容，cache中的内容是主存中的copy。以上过程均由操作系统管理。2024/1/29123.1.3主存储器的主要技术指标存储容量存取时间(访问时间)存取周期存储器带宽2024/1/29133.1.3主存储器的技术指标——存储容量存储容量：指存储器能存放二进制代码的总数。存储容量=存储单元个数×存储字长用a×b表示如：8K×8表示存储器的容量是由：8×1024个单元，每个单元8位来构成的。

即该存储器的容量为：8KB存储容量=存储单元个数×存储字长/8单位为B（字节）要求：

已知存储容量，能计算出该存储器的地址线和数据线的根数。例如某机器存储容量为2K×16，则该系统所需的地址线为

根，数据线位数为

根。1116存储单元中二进制代码的位数存储字——一个二进制数由若干位组成，当这个二进制数作为

一个整体存入或取出时这个二进制数称为存储字。2024/1/29143.1.3主存储器的技术指标——存储速度存取时间(访问时间)从启动一次访问操作到完成该操作为止所经历的时间；例如从接收读/写命令到信息从存储器读出/写入所需的时间以ns为单位，存取时间又分读出时间、写入时间两种。1秒=1,000,000,000纳秒(ns)存取周期存储器连续启动两次独立的访问操作所需的最小间隔时间。或存储器进行一次完整的读写操作所需要的全部时间，称为存取周期。以ns为单位，存取周期=存取时间+复原时间。存储器带宽每秒从存储器进出信息的最大数量；单位为位/秒或者字节/秒。2024/1/2915求存储器带宽的例子设某存储系统的存取周期为500ns，每个存取周期可访问16位，则该存储器的带宽是多少？存储带宽=每周期的信息量/周期时长

=16位/(500╳10-9)秒

=3.2╳107位/秒

=32╳106位/秒=32M位/秒2024/1/2916主存储器的其他性能指标存储器的价格：用每位的价格来衡量。设存储器容量为S，总价格为C，则位价为C/S(分/位)。它不仅包含了存储元件的价格，还包括为该存储器操作服务的外围电路的价格。可靠性：指存储器正常工作（正确存取）的性能。功耗：存储器工作的耗电量。存储容量、速度和价格的关系：速度快的存储器往往价格较高，容量也较小。容量、速度和价格三个指标是相互制约的。2024/1/2917存储器的层次结构访问速度越来越快存储容量越来越大，每位的价格越来越便宜2024/1/29183.2

SRAM存储器3.2.0主存储器的构成3.2.1基本的静态存储元阵列3.2.2基本的SRAM逻辑结构3.2.3读/写周期波形图2024/1/29193.2.0主存储器的构成静态RAM（SRAM）由MOS电路构成的双稳触发器保存二进制信息；优点：访问速度快，只要不掉电可以永久保存信息；缺点：集成度低，功耗大，价格高；动态RAM（DRAM）由MOS电路中的栅极电容保存二进制信息；优点：集成度高，功耗约为SRAM的1/6，价格低；缺点：访问速度慢，电容的放电作用会使信息丢失，要长期保存数据必须定期刷新存储单元；主要种类有：SDRAM、DDRSDRAM主要用于构成Cache主要用于构成系统主存2024/1/2920主存和CPU的联系MDRMARCPU主存地址总线数据总线读写2024/1/2921基本存储元6个MOS管形成一位存储元；64×4位的SRAM结构图存储体排列成存储元阵列，不一定以存储单元形式组织；SRAM芯片封装后，都有3种信号线与外部打交道地址线：2n个单元，对应有n根地址线；地址信号经过译码电路，产生每个单元的字线选通信号；数据线：每个单元m位，对应有m根数据线；控制线：读写控制信号

=1，为读操作；=0，为写操作；3.2.1基本的静态存储元阵列R/WR/WR/W2024/1/29221.六管静态存储电路:存储一个二进制位。Q1、Q2组成一个触发器Q3、Q4作为负载电阻Q5、Q6作为控制门写入时由I/O线输入:若I/O=1，使Q2导通，Q1截止，A=1，B=0。读出时A、B点信号由Q5、Q6送出到I/O线上。若A=1，B=0，则I/O=1。动画演示：SRAM存储元.swf2024/1/2923图3.2基本的静态存储元阵列同时修改书上P68页图3.2的选择线64的标号改为632024/1/29243.2.2基本SRAM存储器逻辑结构存储体读写电路MDR数据总线驱动器译码器MAR地址总线•••••••••••••••控制电路读写2024/1/2925SRAM存储器的组成存储体存储单元的集合，按位将各存储元组织成一个存储矩阵；存储矩阵MM是存储器的核心地址译码器将CPU发出的地址信息转换成存储元选通信号的电路。译码驱动器用于增强译码输出选择线的驱动能力。I/O控制电路一般包括读写电路和放大电路。地址译码电路：根据输入的地址编码来选中芯片内某个存储单元

2024/1/2926RAM的译码驱动方式方法1：单译码被选单元由字线直接选定；适用容量较小的存储芯片。方法2：双译码被选单元由X、Y两个方向的地址决定。适用容量大的存储器。动画演示：

双地址译码器.swf2024/1/2927单译码方式双译码方式译码器A5A4A3A2A1A06301存储单元64个单元单译码行译码A2A1A0710列译码A3A4A501764个单元双译码地址译码方式选择线16条选择线64条2024/1/292832K×8位的SRAM逻辑结构图动画演示：3-3.swfX方向：8根地址线输出选中256行Y方向：7根地址线输出选中128列输入输出时分别打开不同的缓冲器输入输出时分别打开不同的缓冲器读写、选通控制三维存储阵列结构2024/1/2929Intel2114静态RAM芯片是1K×4的存储器外部结构地址总线10根（A0～A9）数据总线4根（D0～D3）片选信号CS，写允许信号WE0—写，1—读内部存储矩阵结构64×64方阵，共有4096个六管存储元电路；采用双译码方式A3～A8（6根）用于行译码→64行选择线;A0～A2,A9用于列译码→16条列选择线;每条列选择线同时接4个存储元（共16×4=64列）静态RAM芯片举例——Intel2114Intel2114ABA0～A9DBD0～D3CSWE2024/1/29302114逻辑结构图2024/1/2931读、写周期波形图精确地反映了SRAM工作的时间关系。掌握周期波形图的关键在于理解地址线、控制线和数据线三组信号何时有效。读周期中，地址线先有效，以便进行地址译码选中存储单元，然后是片选信号以便选中哪个芯片。写周期同读周期。3.2.3读、写周期波形图2024/1/29323.2.3读、写周期波形图存储器读/写的原则读/写信号要在地址和片选均起作用，并经过一段时间后有效；读写信号有效期间不允许地址、数据发生变化；地址、数据要维持整个周期内有效；读周期时间（tRC）、写周期时间（tWC）存储器进行两次连续的读/写操作所必须的间隔时间；大于实际的读出/写入时间；2024/1/2933SRAM存储器的读周期读周期操作过程CPU发出有效的地址信号

译码电路延迟产生有效的片选信号在读信号控制下，从存储单元中读出数据各控制信号撤销（地址信号稍晚），数据维持一段时间读出时间（tAQ）从地址有效到外部数据总线上的数据信息稳定所经历的时间片选有效时间（tEQ）、读控制有效时间（tGQ）片选信号、读控制信号所需要维持的最短时间，二者相等；从地址译码后，到数据稳定的时间间隔；存储器的读周期时序2024/1/2934数据输出稳定后，允许撤销片选信号和读命令，但不一定撤销2024/1/2935SRAM存储器的写周期写周期操作过程CPU发出有效的地址信号，并提供所要写入的数据

译码电路延迟产生有效的片选信号

在写信号控制下，将数据写入存储单元中

各控制信号撤销（地址信号稍晚），数据维持一段时间写入时间（tWD）地址控制信号稳定后，到数据写入存储器所经历的时间；维持时间（thD）读控制信号失效后的数据维持时间；存储器的写周期时序2024/1/2936存储器的写周期时序tSA：地址有效后经过一段时间才能向CPU发出写命令。2024/1/2937课本P70【例1】

下图是SRAM的写入时序图。R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。R/W#信号必须在地址和数据稳定时有效一个写周期中地址不允许改变一个写操作中数据不允许改变2024/1/293829一月202439正确的SRAM的写入时序图2024/1/29393.3DRAM存储器动态RAM（DRAM）因为该存储器必须定时刷新，才能维持其中的信息不变；DRAM的存储元由MOS晶体管和电容组成的记忆电路；电容上的电量来表现存储的信息；充电—1，放电—0。结构形式单管存储元三管存储元四管存储元2024/1/29403.3.1DRAM存储元的记忆原理1.读出时位线有电流为“1”位线（数据线）CsT行线（字线、地址线）012.写入时CS充电为“1”

放电为“0”T无电流有电流动画演示：

DRAM存储元操作.swf2024/1/2941

由于Cg上总会有电荷泄漏，为了保持住Cg上的信息，必须周期性地给Cg充电（称为刷新），刷新周期一般＜2ms,所以DRAM为了实现刷新,需要外置刷新电路2024/1/2942动态基本存储电路数据以电荷形式存于电容器上，三极管作为开关。

1）写入时，行选择线为1，Q导通，C充电；

2）读出时，行选择线为1，电容C上电荷通过Q送到数据线上，经放大，送出；

3）需刷新2024/1/2943四管存储元单管存储元2024/1/294429一月2024453.3.2DRAM芯片的逻辑结构内部结构：比SRAM复杂行、列地址锁存器：用于保存完整的地址信息；行选通信号（RowAddressStrobe）列选通信号（ColumnsAddressStrobe）送地址信息时，分行地址和列地址分别传送；刷新电路：用于存储元的信息刷新DRAM的读写周期与SRAM的读写周期相似，只是地址总线上的信号有所不同；在同一个读写周期内，地址总线上有行地址选通信号、列地址选通信号；RASCAS动画演示：3-7.swf2024/1/29453.3.2DRAM芯片的逻辑结构外部地址引脚比SRAM减少一半;存储芯片集成度高，体积小；送地址信息时，分行地址和列地址分别传送；内部结构：比SRAM复杂刷新电路用于存储元上的信息刷新，以行为单位；刷新计数器的位数与行译码器的输出位数相同；行、列地址锁存器：用于保存完整的地址信息；行选通信号（RowAddressStrobe）列选通信号（ColumnsAddressStrobe）RASCAS2024/1/2946DRAM控制电路的构成地址多路开关刷新时需要提供刷新地址，非刷新时需提供读写地址；刷新定时器间隔固定的时间提供一次刷新请求；刷新地址计数器刷新按行进行，用于提供对所要刷新的行进行计数；仲裁电路对同时产生的来自CPU的访问存储器的请求和来自刷新定时器的刷新请求的优先权进行裁定；定时发生器提供行地址选通/RAS、列地址选通/CAS和写信号/WE。动画演示：

DRAM逻辑结构.swf2024/1/294729一月202448写时序行地址RAS有效WE为高电平，读有效数据

DOUT有效数据

DIN有效读时序行地址RAS有效写允许WE有效(低)列地址CAS有效列地址CAS有效行、列地址分开传送动画演示：3-8.swf3.3.3读/写周期2024/1/29483.3.3读/写周期DRAM的读写周期与SRAM相似，差别在于：行、列地址分开传送；在同一个读写周期内地址会发生变化（先行后列）；列选通信号要滞后于行选通信号一段时间；RASCAS动画演示：

DRAM读写周期.swf2024/1/2949读出放大器读出放大器读出放大器…………………………06364127128根行线CS01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCS4116(16K×1位)芯片读过程…630I/O缓冲输出驱动OUTD读出放大器读出放大器读出放大器……2024/1/2950读出放大器读出放大器读出放大器…………………………06364127128根行线CS01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCS…4116(16K×1位)芯片写过程数据输入I/O缓冲I/O缓冲DIN读出放大器读出放大器6302024/1/29513.3.3刷新周期刷新的原因DRAM的基本存储元——电容，会随着时间和温度而减少；必须定期地对所有存储元刷新，以保持原来的信息。刷新（再生）在固定时间内对所有存储单元，通过“读出(不输出)—写入”的方式恢复信息的操作过程；刷新方式以存储矩阵的行为单位刷新；刷新周期从上一次对整个M刷新结束到下一次对整个M全部刷新一遍为止的时间。刷新过程中存储器不能进行正常的读写访问2024/1/2952DRAM的刷新方式集中式刷新在一个刷新周期内，利用一段固定时间，依次对存储矩阵的所有行逐一刷新，在此期间停止对存储器的读/写操作；存在死区时间，会影响CPU的访存操作；分散式刷新将每个系统工作周期分为两部分，前半部分用于DRAM读/写/保持，后半部分用于刷新存储器的一行；系统存取时间延长一倍，导致系统变慢；异步式刷新在一个刷新周期内，分散地刷新存储器的所有行；既不会产生明显的读写停顿，也不会延长系统的存取周期；2024/1/2953集中刷新方式刷新时间＝存储矩阵行数×刷新周期这里刷新周期是指刷新一行所需要的时间2024/1/2954【例】设某存储器的存储矩阵为128×128，存取周期为0.5μs，RAM刷新周期为2ms，若采用集中式刷新方式，试分析其刷新过程。“死时间率”为128/4000×100%=3.2%“死区”时间为0.5μs×128=64μs周期序号tc012387138720tctctctc399901127读/写或维持刷新3872个周期（1936μs）刷新时间间隔（2ms）•••••••tctc••••••128个周期(64μs)2024/1/2955【例】设某存储器的存储矩阵为128×128，存取周期为0.5μs，RAM刷新周期为2ms，若采用分散式刷新方式，试分析其刷新过程。存取周期延长一倍，为1μs；前0.5μs用于读写，后0.5μs用于刷新一行W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔128个读写周期存取周期tC=tM+tR读写刷新无“死区”时间刷新周期为1μs×128行＝128μs1行的刷新时间存储体的行数远小于2ms，没有必要2024/1/2956【例】设某存储器的存储矩阵为128×128，存取周期为0.5μs，RAM刷新周期为2ms，若采用异步式刷新方式，试分析其刷新过程。若每隔2ms/128=15.6μs刷新一行每隔15.6μs产生一个刷新请求信号；每31.2（≈31）个工作周期中做刷新一行存储器的操作。周期序号012

30tMtR读/写30周期，刷新1周期31个周期（15.5μs）•••tMtM•••

29012

30tMtR31个周期（15.5μs）•••tMtM•••

29读/写30周期，刷新1周期2024/1/2957动态RAM的刷新--刷新控制●当刷新请求和访存请求同时发生时，应优先进行刷新操作。教学进程DRAM刷新要注意：刷新不依赖于外部的访问，对CPU是透明的。刷新通常是一行一行地进行的，刷新操作时仅需要行地址，不需要列地址。刷新操作类似于读出操作，但又有所不同。考虑刷新时，应当从单个芯片的存储容量着手，而不是从

整个存储器的容量着手。2024/1/2958当刷新请求和访存请求同时发生时，应优先进行刷新操作。DRAM刷新要注意：刷新不依赖于外部的访问，对CPU是透明的。刷新通常是一行一行地进行的，刷新操作时仅需要行地址，不需要列地址。刷新操作类似于读出操作，但又有所不同。考虑刷新时，应当从单个芯片的存储容量着手，而不是从

整个存储器的容量着手。2024/1/2959DRAMSRAM存储原理集成度芯片引脚功耗价格速度刷新电容触发器高低少多小大低高慢快有无动态RAM和静态RAM的比较2024/1/29603.3.4存储器容量的扩充单个存储芯片的容量有限，实际存储器由多个芯片扩展而成；存储器（存储芯片）与CPU的连接数据、地址、控制三总线连接；多个存储芯片CPU不是一一对应连接关注存储芯片与CPU的外部引脚存储器容量扩充方式位扩展、字扩展、字位扩展MDRMARCPU主存地址总线数据总线读写SRAM、DRAM、ROM均可进行容量扩展2024/1/2961存储芯片与CPU的引脚存储芯片的外部引脚数据总线：位数与存储单元字长相同，用于传送数据信息；地址总线：位数与存储单元个数为2n关系，用于选择存储单元；读写信号/WE：决定当前对芯片的访问类型；片选信号/CS：决定当前芯片是否正在被访问；CPU与存储器连接的外部引脚数据总线：位数与机器字长相同，用于传送数据信息；地址总线：位数与系统中可访问单元个数为2n的关系；读写信号/WE：决定当前CPU的访问类型；访存允许信号/MREQ：决定是否允许CPU访问存储器；2024/1/2962存储器容量的位扩展存储单元数不变，每个单元的位数（存储字长）增加；例如：由1K×4的存储芯片构成1K×8的存储器存储芯片与CPU的引脚连接方法：地址线：各芯片的地址线直接与CPU地址线连接；数据线：各芯片的数据线分别与CPU数据线的不同位连接；片选及读写线：各芯片的片选及读写信号直接与CPU的访存及读写信号连接；CPU对该存储器的访问是对各位扩展芯片相同地址单元的同时访问。1K×4存储芯片A0~A9D0~D31K×8存储器A0~A9D0~D72024/1/2963D7D0CSWEA9~A01K×41K×410由1K×4的存储芯片构成1K×8的存储器低4位高4位2024/1/2964由8K×1位的芯片构成8K×8位的存储器2024/1/2965存储器容量的字(单元)扩展字扩展：每个单元位数不变，总的单元个数增加。例如：用1K×8的存储芯片构成2K×8的存储器存储芯片与CPU的引脚连接方法：地址线：各芯片的地址线与CPU的低位地址线直接连接；数据线：各芯片的数据线直接与CPU数据线连接；读写线：各芯片的读写信号直接与CPU的读写信号连接；片选信号：各芯片的片选信号由CPU的高位地址和访存信号产生；CPU对该存储器的访问是对某一字扩展芯片的一个单元访问。1K×8存储芯片A0~A9D0~D72K×8存储器A0~A10D0~D72024/1/2966

1K×8

1K×81D7~D0A0~A9108A10低位的地址线与各芯片的地址线并联；多余的高位地址线用来产生相应的片选信号。WE由1K×8的存储芯片构成2K×8的存储器CSCS2024/1/296716K×8的存储芯片：地址线14根，数据线8根，/CS，/WECPU的引脚：地址线16根，数据线8根，/MERQ，/WECPU的最高2位地址和/MREQ信号产生4个芯片的片选信号；4个存储芯片构成存储器的地址分配：第1片

0000000000000000

0011111111111111即0000H～3FFFH第2片

0100000000000000

0111111111111111即4000H～7FFFH第3片

1000000000000000

1011111111111111即8000H～BFFFH第4片

1100000000000000

1111111111111111即C000H～FFFFH

用16K×8的芯片构成64K×8的存储器16K×816K×816K×816K×80000H3FFFH4000H7FFFH8000H0BFFFH0FFFFH0C000H2024/1/2968译码器/MREQA14A15/CS16K×8/WE/CS16K×8/WE/CS16K×8/WE/CS16K×8/WE••••••••••••A0A13/WED0~D7D0~D7D0~D7D0~D7D0~D7存储芯片的字扩展连接图作为译码器的使能信号作为译码器的地址输入信号2024/1/2969字位扩展：每个单元位数和总的单元个数都增加。例如：用1K×4的存储芯片构成2K×8的存储器扩展方法先进行位扩展，形成满足位要求的存储芯片组；再使用存储芯片组进行字扩展。要求：能够计算出字位扩展所需的存储芯片的数目。例如：用L×K的芯片构成M×N的存储系统；所需芯片总数为M/L×N/K片。存储芯片的字位扩展1K×4存储芯片A0~A9D0~D32K×8存储器A0~A10D0~D72024/1/2970共需要几块芯片，进行如何扩展？8片2M×8的SRAM芯片进行字扩展；数据线怎么连？各芯片的数据线均直接与CPU的8位数据总线连接；地址线怎么连？各芯片的地址线均直接与CPU的最低21位地址线连接；控制线怎么连？读写信号直接连接；剩余的高3位地址线和/MREQ和译码产生各芯片的片选信号/CS；【练习】用2M×8的SRAM芯片构成一个16M×8的存储器，请回答以下问题：2024/1/2971存储器与CPU的连接存储器与CPU的连接实际上就是与三总线中相关信号的连接。包括控制总线连接、数据总线连接和地址总线连接。数据总线连接是将CPU数据总线与存储器数据线的连接问题，对于不同型号的CPU，数据总线的数目不一定相同，需要特别注意。地址总线的连接需要考虑片选问题。2024/1/2972常用译码电路片选控制译码电路对高位地址进行译码后产生存储芯片的片选信号；片内地址译码电路对低位地址译码实现片内存储单元的寻址。接口电路中主要完成片选控制译码以及低位地址总线的连接。片选控制译码的方法有:线选法、全译码法、部分译码法和混合译码法等。2024/1/2973全译码法除了将低位地址总线直接与各芯片的地址线相连之外，其余高位地址线全部经译码后作为各芯片的片选信号。译码电路可以使用现有的译码器芯片。常用的译码芯片有：74LS139（双2-4译码器）和74LS138（3-8译码器）等。主要有两种情况采用全译码方法，当实际使用的存储空间与CPU可访问的最大存储空间相同，或者实际使用的存储空间小于CPU可访问的最大存储空间，而对实际空间的地址范围有严格的要求时，一般采用全译码方法。如果存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多余的令其空闲，以备扩充。2024/1/2974例，CPU地址总线为16位，存储芯片容量为8KB。采用全译码方式寻址64KB容量存储器的结构示意图如图6.13所示。可见，全译码法可以提供对全部存储空间的寻址能力。当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出联系的几根作为片选控制，多余的令其空闲，以便需要时扩充。显然，采用全译码法时，存储器的地址是连续且唯一确定的，无地址间断和地址重叠现象。2024/1/2975存储器与CPU的连接补充例子做题思路：审题确定所需扩展的类型，选择合适的存储芯片；原则：尽量作简单的扩展（位扩展—字扩展—字位扩展）分析存储芯片和CPU的引脚特性（地址范围、地址线数目、容量要求等），确定引脚的连接；尤其是在进行字扩展时，特别注意片选信号的产生。3-8译码器74LS138、双2-4译码器74LS139画出逻辑连接图，作必要的分析说明。2024/1/297674LS138译码器用于地址译码的3-8译码器；输入3位地址信号，译码产生8个不同的选通输出；外部的结构图引脚作用：输入信号A、B、C

引入所要译码的三位地址信号输出信号/Y0~/Y7

对应每一个存储单元，低电平有效使能信号G1、/G2A、/G2B

：

当且仅当G1＝1、/G2A

＝0、/G2B

＝0时，译码器正常工作Y5Y6G2BG2AG1ABCY0Y1Y2Y3Y4Y7使能控制端地址输入端选通输出端2024/1/297774LS138译码器逻辑功能表2024/1/297874LS138译码器内部结构图2024/1/297974LS139译码器用于地址译码的2-4译码器；输入2位地址信号，译码产生4个不同的选通输出；外部的结构图引脚作用：输入信号A、B

引入所要译码的两位地址信号；输出信号/Y0~/Y3

对应每一个存储单元，低电平有效；使能信号/G：

当且仅当/G＝0时，译码器正常工作；使能控制端地址输入端选通输出端2Y12Y2G1G21A1B1Y01Y11Y21Y32Y02Y32A2B2024/1/298074LS139译码器的逻辑功能表2024/1/2981存储器地址段分析：

A15…A11A10A9……A0

0110

0

00000000000

0110

0

11111111111

0110

1

0

0000000000

0110

1

0

1111111111存储芯片选择系统程序区：1片2K×8ROM用户程序区：2片1K×4RAM，做位扩展

例1.设CPU有16根地址线，8根数据线，并用/MREQ作访存控制信号

现有下列芯片：1K×4RAM；4K×8RAM；8K×8RAM；2K×8ROM；4K×8ROM；8K×8ROM及74LS138等电路

要求：构成地址为6000~67FFH的系统程序区、地址为6800~6BFFH的用户程序区，选择芯片并画出逻辑连接图。系统程序区2K×8位用户程序区1K×8位再做字扩展6000H67FFH6800H6BFFH2024/1/2982芯片及引脚分析2K×8ROM地址线：A0~A10数据线：D0~D7控制线：/CS1K×4RAM地址线：A0~A9数据线：D0~D3控制线：/CS、/WECPU地址线：A0~A15数据线：D0~D7控制线：/WE、/MREQ2K×8ROMA0~A10D0~D7/CS/CS1K×4RAMA0~A9D0~D3/WEA15～A1101100A15～A10011010A15～A120110应使用A15～A11作为地址译码信号，产生各存储芯片的/CS2024/1/2983逻辑连接图1K×4RAMA9~A0D3~D0/WE/CS1K×4RAMA9~A0D3~D0/WE/CS2K×8ROMA10~A0D7~D0/CS74LS138G1/G2A/G2BCBA/Y4/Y5&CPU

A14A15/MREQA10A13A12A11A9~A0D3~D0D7~D4/WE100100110000011012024/1/2984译码设计方案2&A15A14A13A12A11≥1≥1选通ROM区A10选通RAM区2024/1/2985可选存储芯片：

1K×4RAM；4K×8RAM；8K×8RAM；

2K×8ROM；4K×8ROM；8K×8ROM；存储器地址分析：最小8K系统程序区

0000

000000000000~0001

111111111111接下来的16K用户程序区

0010

000000000000

~

0011

1111111111110100

000000000000

~

0101

111111111111最大4K系统程序工作区

1111

000000000000~1111

111111111111例2.CPU及芯片同上题，要求主存地址空间满足：最小8K为系统程序区，与其相邻的16K地址为用户程序区，最大4K地址空间为系统程序工作区，划出逻辑图及指出芯片种类及片数。1片8K×8ROM，高3位地址为0002片8K×8RAM，高3位地址为001、0101片4K×8RAM，高4位地址为1111（哈尔滨工业大学1999年研究生试题）2024/1/2986逻辑连接图4K×8RAMA11~A0D7~D0/WE/CS8K×8RAMA12~A0D7~D0/WE/CS8K×8ROMA12~A0D7~D0/CSCPU

/MREQA12A15A14A13A11~A0D7~D0/WE8K×8RAMA12~A0D7~D0/WE/CS+5V74LS138G1/G2A/G2BCBA/Y0/Y1/Y2/Y7000001010&1114K×8的芯片片选时不连接地址线A12行不行？答案：不行。CPU的每个引脚都要和芯片发生关联。2024/1/2987例3.某机地址总线16根(A15～A0)，双向数据总线8根(D7～D0)，控制总线有/MREQ(允许访存低有效)，R/W(读/写)，主存地址空间分配如下：

0～8191为系统程序区；

8192～32767为用户程序区；

最后2K地址空间为系统程序工作区；

上述地址为十进制，按字节编址，现有如下芯片

ROM：8K×8位

RAM：16K×1、2K×8、4K×8、8K×8

请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器与CPU连接逻辑图(用3:8译码器74LS138作片选逻辑)说明选哪些存储器芯片，选多少片？（哈尔滨工业大学1999年研究生试题）2024/1/2988CPU：16根地址线，8根数据线地址分配：0—8191，共8KB（8×1024）0000000000000000

～00011111111111118192—32767，共32768-8192=24576=24×1024=24KB0010000000000000

～00111111111111110100000000000000

～01011111111111110110000000000000

～0111111111111111最后2K1111100000000000

～1111111111111111分析1片8K×8ROM高3位地址为0003片8K×8RAM高3位地址分别为001、010、0111片2K×8RAM，高5位地址为111112024/1/2989逻辑连接图2K×8RAMA10~A0D7~D0/WE/CS8K×8RAMA12~A0D7~D0/WE/CS8K×8ROMA12~A0D7~D0/CS8K×8RAMA12~A0D7~D0/WE/CS+5V&8K×8RAMA12~A0D7~D0/WE/CSCPU

/MREQA11A15A14A12A10~A0D7~D0/WEA1374LS138G1/G2A/G2BCBA/Y0/Y1/Y2/Y7/Y32024/1/2990存储器设计的连接要点地址线的连接用CPU的低位地址线与芯片地址线直接连接；数据线的连接用CPU的对应位数据线与芯片的数据线直接连接；读/写控制信号线的连接用CPU的读/写控制信号线直接与存储芯片直接连接；片选线的连接一般使用CPU的高位地址线的和CPU的访存允许控制信号线/MREQ，经译码器译码后产生各芯片的片选信号。CPU的所有引脚都要和每个芯片有一定的关联。关键点，也是最容易出错的地方。2024/1/2991课堂练习1设某CPU地址总线共有16根，数据总线共有16根，已知系统中存储器的划分如下：

ROM区：0000H－3FFFH

RAM区：起始地址为6000H，24K×16位的RAM区域

现有16K×16位ROM芯片，8K×16位RAM芯片，试完成以下问题。所需8K×16位RAM芯片的个数是多少？分析每个芯片的地址范围，并说明译码方案。画出此存储器组成逻辑框图（包括ROM和RAM区）。2024/1/2992课堂练习1的解答（1/4）所需8K×16位RAM芯片的个数

(24K/8K)×(16/16)=3片分析每个芯片的地址范围ROM区（0000H～3FFFH）

0000000000000000～0011111111111111第一个8K×8的RAM芯片（6000～7FFFH）

0110000000000000～0111111111111111第二个8K×8的RAM芯片（8000～9FFFH）

1000000000000000～1001111111111111第三个8K×8的RAM芯片（0A000～0BFFFH）

1010000000000000～10111111111111112024/1/2993课堂练习1的解答（2/4）译码方案：（任意一种方案均为正确答案）方案1：使用A15A14A13高三位地址线通过3:8译码器进行译码；Y0和Y1任一输出有效均可选中ROM（异或操作）；Y3、Y4、Y5分别作为3个RAM芯片的片选信号。方案2：使用A15A14高两位地址线通过2:4译码器进行译码；Y0的输出作为ROM的片选信号；Y1=0，且A13=1时，选通第一个RAM芯片；Y2=0，且A13=0时，选通第二个RAM芯片；Y2=0，且A13=1时，选通第三个RAM芯片；2024/1/2994课堂练习1的解答（3/4）——逻辑连接图1＝12024/1/2995课堂练习1的解答（4/4）——逻辑连接图22024/1/2996设有一存储器系统，其原理图如下，分析该存储器系统。试分析各存储器芯片的类型；请问各存储器芯片的地址范围分别为多少？课堂练习22K×8ROM2K×8ROM2K×8RAM2K×8RAM地址范围0000……00001……1（0~7FFH）地址范围0010……00011……1（800H

~FFFH）地址范围1000……01001……1（2000H

~27FFH）地址范围1010……01011……1（2800H

~2FFFH）2024/1/2997设某存储器中，最低的8K字的存储区为ROM区，相邻的2K字的为RAM区，主存字长为16位，按字寻址方式读写。拟采用8K×8的58C65芯片构成其ROM区，采用2K×8的6116芯片构成RAM区，请问各需要多少片上述芯片？试分析各块芯片的地址范围，并画出CPU与存储系统的连接图。练习12024/1/2998练习2设某机的最大寻址范围为16K，16位数据总线，在0~8191地址区接有3片2K×16的RAM芯片，RAM芯片的片选信号为CS#，试回答下列问题：该机需要多少根地址线?若高位全部用于译码，需要对地址的高几位进行译码?2024/1/2999练习3已知某8位机的主存采用半导体存储器，其地址码为16位。若使用4K×4位的静态RAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，每块板的容量为16K×8位。共需要几块这样的模块板？每个模块板内共有多少片这样的RAM芯片？主存共需多少片这样的RAM芯片？CPU如何选择各模块板？（勿需画图，说明即可）2024/1/29100某一存储器系统的部分接线如下图所示，请回答：RAM和ROM的存储容量各是多少？RAM和ROM存储器地址分配范围各是多少？练习4A0~A9RAMD0~D7/CS

A0~A9A10ROMD0~D7/CS

A10A0~A9D0~D7

A11A12A13A14A15

A/Y0B/Y1C。。。/G2A/Y5/G2B/Y6G1/Y774LS138≥12024/1/29101练习5设某微机的寻址范围为32K，接有4片8K×1的存储芯片，存储芯片的片选信号为CS#，试回答下列问题：需要对地址的哪几位进行译码(写出分析过程)?译码输出应接至RAM的什么地方?每片RAM的地址范围是多少？（用二进制和十六进制标明）。若用一片16K×1的存储芯片作低地址，4片4K×1的芯片作高地址，每片RAM的地址范围又是多少？。2024/1/29102*3.3.5高级的DRAM结构（1/4）FPM-DRAM（快速页模式动态存储器）根据程序局部性原理实现的；快速页模式允许在选定的行中对每一个列地址进行连续快速的读写操作。CDRAM(带高速缓存动态存储器)EDRAM（增强型DRAM）CPU使用的是系统时钟，而SDRAM操作要求与系统时钟同步，这种同步使得SDRAM的结构与其他非同步型的DRAM不同。在DRAM芯片上集成一定数量的SRAM(高速缓存Cache)，来提高存储器性能。2024/1/29103*3.3.5高级的DRAM结构（2/4）SDRAM(同步动态存储器)需要与系统时钟相同步的外部时钟；非同步DRAM，CPU必须等待前者完成其内部操作，才能开始下一个地址的读写操作；同步DRAM，在系统时钟控制下SDRAM从CPU获得地址、数据和控制信息。SDRAM连续读写时可达到一个CLK一个数据；一般达到5-1-1-1（第1个数据需5个时钟，第2-4个数据一个时钟），比EDRAM的5-2-2-2快。2024/1/29104*3.3.5高级的DRAM结构（3/4）DRDRAM(接口动态存储器)与DRAM区别：引脚定义随命令而变，同一组引脚线可以被定义成地址或控制线，其引脚数仅为正常DRAM的1/3。DDRDRAM(双数据传输率同步动态存储器)在SDRAM的基础上采用延时锁相环技术提供数据选通信号对数据进行精确定位，在时钟脉冲的上升沿和下降沿都可传输数据，使数据传输率提高1倍。SLDRAM(同步链动态存储器)在原DDRDRAM基础上发展起来，但Intel公司不支持这种标准，故难以形成气候。2024/1/29105*3.3.5高级的DRAM结构（4/4）VCMSRDRAM(虚拟通道存储器)：由NEC公司开发，是一种“缓冲式DRAM”；由高速寄存器进行配置和控制。在实现高速数据传输的同时，保持与传统SDRAM的高度兼容性；特点：内存单元与通道缓冲器间的数据传输，与内存单元的预充电和刷新等内部操作可以并行进行。FCRAM(快速循环动态存储器)：数据吞吐率比普通DRAM/SDRAM快4倍；特点：行列地址同时（并行）访问，不是顺序方式（先访问行数据，后访问列数据）。2024/1/291063.4只读存储器和闪速存储器3.4.1只读存储器ROM3.4.2闪速存储器2024/1/291073.4.1只读存储器掩模式ROM定义：存储内容固定，数据在芯片制造过程中写入，不能更改；优点：可靠性、集成度高，价格便宜；缺点：通用性差，不能改写内容；一次编程ROM（PROM）定义：用户第一次使用时写入确定内容；优点：用户可根据需要对ROM编程；缺点：只能写入一次，不能更改；多次编程ROM定义：可用紫外光照射（EPROM）或电擦除（E2PROM）多次改写其中内容；优点：通用性较好，可反复使用；2024/1/291083.4.2闪速存储器闪速存储器（FlashMemory）一种高密度、非易失性的读/写半导体存储器，它突破了传统的存储器体系，改善了现有存储器的特性。三个基本操作：编程操作、读取操作和擦除操作闪速存储器是在EPROM功能基础上，增加了电路的电擦除和重新编程能力；也叫快擦型存储器。目前流行的U盘（也称优盘、闪盘）即为闪速存储器的其中一种形式。闪速存储器的可擦写次数一般在1万次以上，也有人说有的U盘可多达100万次左右（无法核实）。2024/1/291093.5

高速存储器3.5.1

双端口存储器3.5.2多模块交叉存储器3.5.3

相联存储器2024/1/291103.5

高速存储器限制高速计算机设计问题主要是CPU和主存储器之间的速度匹配问题解决方法主存采用更高速的技术来缩短读出时间还可以采用并行技术的存储器空间并行技术：双端口存储器时间并行技术：多体交叉存储器2024/1/291113.5.1双端口存储器双端口存储器采用空间并行技术：同一个存储体使用两组相互独立的读写控制线路，可并行操作。显卡上的存储器一般都是双端口存储器。读写特点无冲突读写访问的存储单元不同，可并行读写存储体；有冲突读写访问同一存储单元，可使用/BUSY信号控制读写优先顺序；动画演示：3-24.swf2024/1/291123.5.2多模块交叉存储器多模块交叉存储器采用时间并行技术。存储器的模块化组织方式顺序方式优点：通过直接增添模块来扩充存储器容量比较方便；缺点：各模块串行工作，存储器的带宽受到了限制。交叉方式优点：块数据传送时，可大大提高存储器的带宽；缺点：模块间的依赖性强，且不易进行存储器的容量扩充。CPU对多模块的同时访问；多模块交叉存储器在CPU所访问连续存储空间时，主存的访问速度将会大幅度提高；动画演示：3-26.swf动画演示：3-27.swf流水线存取示意图P903.282024/1/29113多模块交叉存储器——顺序方式每个模块中的单元地址是连续的；某个模块进行存取时，其他模块不工作，某一模块出现故障时，其他模块可以照常工作；存储单元地址高位——模块号；低位——模块内的字号；如设存储器容量32字，分成4个模块，每个模块8个字。这样5位地址的寄存器可指示32个字。2024/1/29114多模块交叉存储器——交叉方式每个模块的单元地址是不连续的；连续地址分布在相邻的不同模块内。对于数据的成块传送，各模块可以实现多模块流水式并行存取；存储单元地址低位——模块号；高位——模块内的字号；2024/1/29115多模块交叉存储器的基本结构对每一个模块来说，CPU是同时访问的，从CPU发出访存命令直到读出信息仍然使用的是一个存储周期时间，也就是说在存取周期内连续访问了4个模块，各个模块的读写过程将重叠进行。实际上是一种并行存储器结构。图3.28流水线方式存取示意图字模块W4W3W2W1W0M0M3M2M1M0时间TτT:其中存取一个字的存取周期τ：总线传送周期m：存储器的交叉模块为了实现流水线方式存取应当满足T=m

τ，即成块传送可按τ间隔流水方式进行，也就是每经τ时间延迟后启动下一个模块2024/1/29116多模块交叉存储器的基本结构图3.28流水线方式存取示意图T:其中存取一个字的存取周期τ

：总线传送周期m：存储器的交叉模块为了实现流水线方式存取应当满足T=m

τ

，即成块传送可按τ间隔流水方式进行，也就是每经

τ时间延迟后启动下一个模块m=T/τ称为交叉存取度，交叉存储器要求其模块必须大于等于m，以保证启动某模块后经mτ时间再次启动模块时，它的上次存取操作已经完成。这样连续启动m个字所需的时间为t1=T+（m-1）τ而顺序方式存储器连续读取m个字所需的时间为t2=mTt1<t2,交叉存储器的带宽确实大大提高了字模块W4W3W2W1W0M0M3M2M1M0时间Tτ2024/1/29117课本P91【例5】

设存储器容量为32字,字长64位,模块数m=4,分别用顺序方式和交叉方式进行组织。存储周期T=200ns,数据总线宽度为64位,总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽各是多少？顺序存储器和交叉存储器连续读出m=4个字的数据信息量为

q=4×64=256位顺序存储器所需要的时间为 t1=m×T=4×200ns=800ns=8×10-7s故顺序存储器的带宽为 W1=q/t1=256/(8×10-7)=32×107[bit/s]交叉存储器所需要的时间为 t2=T+(m-1)×τ=200ns+(4-1)×50ns=350ns=3.5×10-7s故交叉存储器的带宽为 W1=q/t1=256/(3.5×10-7)=73×107[bit/s]2024/1/291183.5.3相联存储器（补充）相联存储器的基本原理把存储单元所存内容的某一部分内容作为检索项，去检索该存储器，并将存储器中与该检索项符合的存储单元内容进行读出或写入。相联存储器中选用来寻址存储器的字段叫做关键字。相联存储器中项的格式 KEY，DATA

其中KEY是地址，DATA是被读写信息。

2024/1/29119动画演示：相联存储器的结构.swf被检索出来的0111，高两01就是key，低两位11是被读写信息

2024/1/291203.6

cache存储器3.6.1

cache基本原理3.6.2

主存与cache的地址映射3.6.3

替换策略3.6.4

cache的写操作策略3.6.5

Pentium4的cache组织2024/1/291213.6.1cache基本原理使用Cache的原因CPU速度越来越快，主存储器与CPU的速度差距越来越大，影响CPU的工作效率。Cache的作用在CPU和主存之间加一块高速的SRAM（Cache）；主存中将要被访问的数据提前送到Cache中；CPU访存时，先访问Cache，若没有再进行从内存数据调度。使用Cache的依据在一段时间内，CPU所执行的程序和访问的数据大部分都在某一段地址范围内，而该段范围外的地址访问很少，即访问程序的局部性；动画演示：3.36.swf基于程序执行的两个特征（局部性原理）：程序访问的局部性：过程、循环、子程序。数据存取的局部性：数据相对集中存储。2024/1/291223.6.1Cache基本原理·存储系统：中央处理器外存主存CacheCPUM1M2M3Cache

cache是介于CPU和主存之间的小容量存储器，存取速度比主存快在主存容量配置几百兆的情况下，Cache的典型值是几百KB

从功能上看，Cache是主存的缓冲存储器，由高速的SRAM组成为了追求高速，包括管理在内的全部功能由硬件实现，对程序员是透明的随着半导体器件集成度的提高，已将Cache放入CPU内部，工作速度接近于CPU的速度·能组成两级以上的Cache系统片外Cache：控制逻辑一般与主存控制逻辑合成在一起片内Cache：控制逻辑在CPU内3.6.1Cache基本原理CPU与cache之间的数据交换以字(字节)为单位Cache与主存间的数据传送以数据块为单位一个块(Block)由若干字组成2024/1/29124一、Cache基本原理

Cache原理图：LRU管理逻辑相联存储表CPU主存CacheCAM数据总线地址总线主存中每个8K模块和容量16字的Cache相联系

Cache分为4行，每行4个字分配给Cache的地址存放在相联存储器(CAM)中，它是按内容寻址的存储器当CPU执行访存指令时，把要访问的字(W)的地址送到CAM中如果W不在Cache中，将W从主存传送到CPU的同时，把包含W的一行（4个字）数据送入Cache，替换原来Cache中最近最少使用(LRU)的一行数据结构模块化CPU访问cache或主存时，以字为单位，即存取的最小单位；Cache和主存交换信息时，以块为单位，一次读入一块或多块内容；每块由若干个字组成；Cache的每行都设置有标记，CPU访问程序或数据时，先访问标记。此结构全部由硬件实现；Cache对程序员是透明的，即程序员不必知道是否存在Cache。Cache的基本设计思想Cache的一块，也称为一行动画演示：3-32.swf2024/1/29126cache的基本构成存储体基本单位为字，若干个字构成一个数据块；地址映射变换机构用于将主存地址变换为Cache地址，以利用CPU发送的主存地址访问Cache；替换机构若要更新Cache中数据时使用的机制；相联存储器CAMCache的块表，保存数据所在主存的地址信息,快速指示所要访问的信息是否在Cache中；读写控制2024/1/29127CPU发出有效的主存地址；经地址变换机构，变换为可能的Cache地址；

查找