集成电路D触发器IC

D触发器设计—.实验目的熟悉Hspice的用法以及网表的规则写法熟悉cadence软件的使用以及如何利用cadence画版图学会如何让对版图DRC验证和lvs检查二■实验器材安装有Virtuoso软件和Hspice模拟电路仿真软件的计算机。三■实验步骤登陆用户名：icer密码：123456检查环境（1） 在icer目录下有display.drf和tech.file两个文件。（2） 有bd07.lvs，bd07.lpe，divaDRC.rul三个文件。这三个文件的位置可以为其他地方，但必须知道其路径。（3）运行Virtuoso1）打开一个terminal;（2）terminal内运行icfb&（3）注意：我是打开terminal，直接运行icfb&命令的。（4） 建立库和单元说明：库的名字包含自己的名字和学号的个人信息，以便检查。如：刘丽萍(学号:07060241X08),建的库名为LLP06建立一个单元，单元名字统一，以便出错时好处理：反相器单元名：INV。与非门单元名：NAND。D触发器单元名：DFF。开始画DFF:设计规则检查DRC检测对IC版图做几何空间检查，以确保线路能够被特定加工工艺实现O要拷贝divaDRC.rul到/home/icer/lab里，lab是自己建的库名，每个人根据自己的情况而定。从Verify里选择DRC，如下图设置，点击OK。

0LSVVirtuoso®LayoutEditing:0906064128dfflayout(F)Select:0 DRD:OFFdX: dV:Cmd:TermindToolsDesignWindowCreateEditVerifyConnectivityOptionsRoutingOptimizeHnwell|dc(IKisland|dc(■npLuw；|dq■ppLuw；|dc(■nd辻f|dq|B|pd辻f|dq■poLy|dg0LSVVirtuoso®LayoutEditing:0906064128dfflayout(F)Select:0 DRD:OFFdX: dV:Cmd:TermindToolsDesignWindowCreateEditVerifyConnectivityOptionsRoutingOptimizeHnwell|dc(IKisland|dc(■npLuw；|dq■ppLuw；|dc(■nd辻f|dq|B|pd辻f|dq■poLy|dg|contact|dgHinetall|dqIWvial|dg^metal2|dqIMvia2|dgI^metal3|dq|®pad|dg|dgMlmgrid|dgOdio|dg|霆e：3dio|dgUweLires|dgHpoLyres|dg■locsal|dq■pwiium|dq■psd|dqUptap|dqHntap|dqHnsd|dqWING*^JnweLl|d.ig~|0906064126AVNVASNSShowObjects•ApplicationsActions[abed]icfb-Log:/home/icer/CDS.log.1FileToolsOptionsDRCstarted ThuMay1701:50:292012completed....IhuMay1701:50:292012CPUTIME=00:00:00TOTALTIME=00:00:00*********Summaryofruleviolatiorisforcell"dfflayout"*********Totalerrorsfound：0FmouseL:mouseSingleSelectPtmouseL:mouseSingleSeLectPt|冷|]|口[Terminal]」口[itfb-Log:/home/|□[Wh毗Newin5.|口[LSW]M：leHiMousePopUp()M:LeHiMousePopUp()R：ivHiDRC()R:ivHiDRC()厦Terminal |[Jidb-Log:/home/i|:[WhattNewin5.|口LSW□回区0ThuMay17,1:50AMQ|□Virtuoso®La¥out|口[AboutWIWsNei|检查电源、地的短路，悬空器件和节点等电气特性。版图一>GDSII格式转换操作步骤：执行：CIW—>File—>Export—〉Stream，选择保存路径和版图路径。版图&原理图一致性检查一LVS把版图的GDSII文件导出到含有LVS规则文件的目录；把单元的hspice网单文件导出到含有LVS规则文件的目录；更改LVS规则文件中的INDISK和PRIMARY值;在控制终端的含LVS规则文件的目录下输入：%LOGLVS

%htv%case%cir/home/icer/test/inv.sp（网表的路径）%:coninv （网表中单元名）%:exit%PDRACULA%:/g/home/icer/test/bd07.lvs （LVS规则文件名）%:/f%./按上述步骤执行完LVS后，工作目录下会生成名为lvsout.lvs的文件，打开此文件可以查看LVS结果报告。如果版图与电路图匹配，会显示“LAYOUTANDSCHEMATICMATCHED”否则，会列出Discrepancy项，并注有不能匹配的部分在版图中的坐标和网单中的器件名。£££££££££UW/home/icer/lyOl/Ivsout.Ivs-£££££££££UW/home/icer/lyOl/Ivsout.Ivs-geditasFileEditViewSearchToolsDocumentsHelpNewPOpenvQSave3

PrintCutUndoRedoNewPOpenvQSave3

PrintCutUndoRedoIvsoutJvsxTYPESUB-TYPETOTALDEVICEUN-MATCHEDDEVICESCH.LAY.SCH.LAY.MOSPM2200MOSNM2200JL.JL.(LVS规则文—SCHEMATICJL.JL.(LVS规则文版图参数提取一LPE%PDRACULA%:/g/home/icer/test/bd07.lpe件名)%:/f%./按上述步骤执行完LPE后，工作目录下会生成名为preout.lvs的文件，打开此文件可以查看LPE结果报告。EileEditViewSearchToolsDocumentsIHelp0 c? vNew Openpreout.lvs耳□Save3PrintCutUndoRedo0 0 c? vNew Openpreout.lvs耳□Save3PrintCutUndoRedo0 [&仁apy PasteTYPEDEVICELAY.