组成原理课件 - 计算机中的逻辑部件和运算器

知识回顾1、叙述浮点加减法运算的步骤有哪些？2、叙述浮点乘除法运算的步骤有哪些？3、浮点四则运算时出现哪些情况时需要进行规格化处理？4、浮点四则运算第几步为舍入操作？方法有几种？

§3-1计算机中常用的逻辑部件

§3-2算术运算单元ALU§3-3运算器AM2901

第3章计算机的常用逻辑部件

和运算器

§3·1计算机中常用的组合逻辑电路

XnYnHn000011101110+XnYnHn⊕XnYnHnHAXnYnHnHn=Xn·Yn+Xn·Yn=Xn

⊕

Yn逻辑电路的输出状态仅与当时的输入状态有关，而与过去的输入状态无关。不考虑低位传来的进位输入，只有本位的两个数码Xn

和Yn相加，产生一个半加和Hn的逻辑电路。

1、半加器：（1）真值表组合逻辑电路：一、加法器（halfadder）（3）逻辑电路（2）逻辑表达式（4）逻辑符号

XnYnCn-1FnCn0000000110010100110110010101011100111111FAXnYnCn-1FnCn⊕⊕XnYnCn-1Fn2、全加器：（fulladder）考虑进位输入时，两个数码Xn、Yn及进位数码Cn-1相加产生一个全加和Fn和进位Cn的逻辑电路。（1）真值表（3）逻辑电路（2）逻辑表达式（4）逻辑符号

=Xn·Yn·Cn-1+Xn·Yn·Cn-1+Xn·Yn·Cn-1+Xn·Yn·Cn-1=Xn·Yn+Xn·Cn-1+Yn·Cn-1=Xn·Yn+（Xn+Yn）·Cn-1Cn

=Xn·Yn·Cn-1+Xn·Yn·Cn-1+Xn·Yn·Cn-1

+Xn·Yn·Cn-1=Xn⊕Yn⊕Cn-1Fn二、N位加法器完成两个二进制数A=Xn-1Xn-2……X1X0和B=Yn-1……Y1Y0相加，求得和Fn=Fn-1Fn-2……F1F0的器件。1、串行加法器在串行加法器中，只有一个全加器，数据逐位串行送入加法器进行运算。01CFA01010101CLKAB计数器

A、B是两个具有移位功能的n位寄存器，用来存放已知的被加数和加数，FA是一个全加器，C用来保存进位信号的触发器，其初始值为0。CLK为时钟，每一节拍完成的工作是，A、B最低位送FA，与上次进位相加。本次运算的结果送A寄存器的最高位，进位送触发器C，同时A、B右移一位。CLK的作用下，减1，当计数器为0时，加法运算结束，在A寄存器中得到两数之和。

FAXn-1Yn-1Fn-1Cn-1FAXn-2Yn-2Fn-2Cn-2FAX1Y1F1C1FAX0Y0F0C0C-1..…….（1）N位串行进位加法器由Cn=Xn·Yn+（Xn+Yn）·Cn-1可知，第n位的进位Cn与第n-1位有关，第i–1位与i–2位有关，……..最后一位C1与C0有关，（高一级进位是低一级进位的函数）逐次连接起来，这个链叫串行进位链。采用串行进位链的加法器为串行进位加法器。特点：简单清晰，运算速度很慢。FAFAFAFA2、并行加法器并行加法器由多个全加器组成，其位数的多少取决于机器的字长，数据的各位同时运算。并行加法可同时对数据的各位相加，由于多个全加器的进位输出是另一个全加器的进位输入，因而并行加法器中进位信号的传递问题是影响全加器本身速度的主要因素。练习：已知n=4写出串行进位加法器的各进位信号的表达式进位链：进位信号的产生与传递逻辑

（2）并行进位加法器第i位进位信号：Ci

=Xi·Yi

+（Xi+Yi）·Ci-1

进位生成信号：Gi=Xi·Yi

含义：当Xi、Yi均为1时，不管有无进位输入，定会产生向高

位的进位。进位传播信号：Pi=Xi+Yi

含义：当Xi、Yi中有一个为1时，若有进位输入，则本位向高位传送进位。

以Gi和Pi为输入的进位信号Ci

=Gi+Pi·Ci-1C0=G0+P0·C-1C1=G1+P1·C0C2=G2+P2·C1C3=G3+P3·C2C0=G0+P0·C-1C1=G1+P1·G0+P1·P0·C-1C2=G2+P2·G1+P2·P1·G0+P2·P1·P0·C-1C3=G3+P3·G2+P3·P2·G1+P3·P2·P1·G0+P3·P2·P1·P0·C-1练习1：写出以Gi、Pi和Ci-1为输入的C0、C1、C2、C3的输出逻辑表达式练习2：写出以Gi和Pi和C-1为输入的C0、C1、C2、C3的输出逻辑表达式

并行进位加法器每一位进位信号的生成均由操作数及最低进位信号C-1直接决定，进位信号间不发生联系，这种进位电路称为并行进位链。特点：结构复杂，运算速度快。*练习1、写出四位并行加法以Pi、Gi和C-1为输入信号的Ci

逻辑表达式，并画出逻辑电路图。*作业1、写出四位并行加法以Pi、Gi和C-1为输入信号的Ci

逻辑表达式，并画出逻辑电路图。

2、写出全加器的功能表、逻辑表达式，并画出由基本与、或、非门组成的逻辑电路和逻辑符号。++++++++C3C2C1C0x3x2x1x0y3y2y1G0c-1y0G10G2G3P2P3P1P0练习：如下图所示，写出以Pi、Gi

和C-1为输入的Ci的逻辑表达式C0=P0+G0·C-1C1=P1+G1·P0+G1·G0·C-1C2=P2+G2·P1+G2·G1·P1+G2·G1·G0·C-1C3=P3+G3P2+G3·G2·P1+G3·G2·G1·P0+G3·G2·G1·G0·C-1++++G3P3G2P2G1P1G0

C-1P0C2C1C0C3①单重分组跳跃进位将n位全加器分成若干小组，组内进位同时产生（组内并行进位），组间采用串行进位传递（组间串行进位）。C0C1C2C3C4C5C6C7C8C9C10C11C12C13C14C15C16……………………P1G1P4G4P5G5P8G8P9G9P12G12P13G13P16G16②双重分组跳跃进位将n位全加器分成几个大组，每个大组又包含几个小组，大组之间采用串行进位，各个大组中的小组的是高位进位是同时的并且小组内其他进位也是同时形成的，但小组内最高位与其他位并不是同时进位的。C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1P0C0令G1*=G4+P4G3+P4P3G2+P4P3P2G1P1*=P4P3P2P1P0

可得C4=G1*+P1*C0同理得C8=G2*+P2*C4C12=G3*+P3*C8C16=G4*+P4*C12

其中Gi*为小组的本地进位，Pi*是将低位C0、C4等传到高位小组的条件。将C4代入C8、C8代入C12、C12代入C16得到关于C0和Pi*及Gi*表达式进位产生次序第二重进位链第一组C0C1C2C3……P1G1P4G4

P1*G1*第二组C6C7……G5P8G8

P2*G2*第三组C10C11……G9P12G12

P3*G3*第四组C14C15……G13P16G16

P4*G4*P13P9P5C16C12C8C4C5C9C131、产生第1小组的C1、C2、C3及各组本地进位Gi*和传递条件Pi*2、产生组间的进位信号C4、C8、C12、C163、产生第2、3、4小组的C5、C6、C7；C9、C10、C11；C13、

C14、C15。至此进位信号全部形成，和数也随之产生。

知识回顾1、说明串行加法器和并行加法器的区别？2、影响加法器运算速度的关键问题时什么？可采取的改进措施有哪些？理论依据是什么？1、说明串行加法器和并行加法器的区别？在串行加法器中，只有一个全加器，数据逐位串行送入加法器进行运算。01CFA01010101CLKAB计数器在并行加法器中有n个全加器，数据并行同时输入n个全加器中进行运算，根据进位信号产生方式的不同可分为串行进位的加法器和并行进位的加法器。而且在并行进位的加法器中又分为单重分组跳跃进位和多重分组跳跃进位两种方式。

可采用单重或多重分组跳跃进位的方法，从不仅使每个小组内部为并行进位，而且使各个小组之间的进位关系也为并行进位。C0=G0+P0·C-1C1=G1+P1·G0+P1·P0·C-1C2=G2+P2·G1+P2·P1·G0+P2·P1·P0·C-1C3=G3+P3·G2+P3·P2·G1+P3·P2·P1·G0+P3·P2·P1·P0·C-1进位信号：Ci

=Xi·Yi

+（Xi+Yi）·Ci-1以Gi、Pi和Ci-1为输入的进位信号Ci

=Gi+Pi·Ci-1或以Gi、Pi和Ci-1为输入的进位信号Ci

=Gi+Pi·Ci-1++++G3P3G2P2G1P1G0

C-1P0C2C1C0C3++++++++C3C2C1C0x3x2x1x0y3y2y1G0c-1y0G10G2G3P2P3P1P0练习：如下图所示，写出以Pi、Gi

和C-1为输入的Ci的逻辑表达式C0=P0+G0·C-1C1=P1+G1·P0+G1·G0·C-1C2=P2+G2·P1+G2·G1·P1+G2·G1·G0·C-1C3=P3+G3P2+G3·G2·P1+G3·G2·G1·P0+G3·G2·G1·G0·C-1②双重分组跳跃进位将n位全加器分成几个大组，每个大组又包含几个小组，大组之间采用串行进位，各个大组中的小组的是高位进位是同时的并且小组内其他进位也是同时形成的，但小组内最高位与其他位并不是同时进位的。C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1P0C0令G1*=G4+P4G3+P4P3G2+P4P3P2G1P1*=P4P3P2P1P0

可得C4=G1*+P1*C0同理得C8=G2*+P2*C4C12=G3*+P3*C8C16=G4*+P4*C12

其中Gi*为小组的本地进位，Pi*是将低位C0、C4等传到高位小组的条件。将C4代入C8、C8代入C12、C12代入C16得到关于C0和Pi*及Gi*表达式进位产生次序第二重进位链第一组C0C1C2C3……P1G1P4G4

P1*G1*第二组C6C7……G5P8G8

P2*G2*第三组C10C11……G9P12G12

P3*G3*第四组C14C15……G13P16G16

P4*G4*P13P9P5C16C12C8C4C5C9C131、产生第1小组的C1、C2、C3及各组本地进位Gi*和传递条件Pi*2、产生组间的进位信号C4、C8、C12、C163、产生第2、3、4小组的C5、C6、C7；C9、C10、C11；C13、

C14、C15。至此进位信号全部形成，和数也随之产生。§3·2算术逻辑单元ALU

一、ALU电路ALU......KiAiBiFiSN741814位ALUF3F2F0F1S0S1S2S3MB2B3B1B0A2A3A1A0C-1Cn+4A=BGP

B3~B0和A3~A0是两个操作数，F3~F0是输出结果。C–1是最低位的进位，Cn+4是SN74181向高位的进位；P、G可供先行（跳跃）进位使用。M用于区别是算术运算还是逻辑运算，S3~S0可产生16种不同的运算。

SN74181算术运算是用补码实现的，其中减数的反码是内部电路形成的，而末位加1是通过C-1=0来实现的（C-1输入端前有一反相器）ALU为组合逻辑电路，在应用ALU时两个输入端口A和B必须与锁存器相连，而且在运算过程中锁存器的内容是不变的，其输出必须送到寄存器中保存。

SN74181是采用并行进位方式的多功能ALU芯片，每片4位构成一组，组内是并行进位，四位进位是同时产生的，利用SN74181芯片可构成多位的ALU运算器。1、组间串行进位的16位ALUSN74181C0A4A1…B4B1…F4F3F2F1SN74181A8A5…B8B5…F8F7F6F5SN74181A12A9…B12B9…F12F11F10F9SN74181A16A13…B16B13…F16F15F14F132、组间并行进位的16位ALU

SN74182是与SN74181配套的产品，是一个产生先行进位信号的部件，它可实现组与组之间的先行进位。SN74181C0A4A1…B4B1…P1F4F1SN74181A8A5…B8B5…G2P2F8F5SN74181A12A9…B12B9…G3P3F12F9SN74181A16A13…B16B13…GG4F16F13SN74182…………G1C0C4C8C12C16PP43、32位两重进位方式的ALUSN74181C0A4A1…B4B1…P1F4F1SN74181A8A5…B8B5…G2P2F8F5SN74181A12A9…B12B9…G3P3F12F9SN74181A16A13…B16B13…G1G4F16F13SN74182…………G1C0C4C8C12C16P1P4同右边C32A32A17…B32B17…C20C24C28G2P24、32位三重进位方式的ALUSN74181C0A4A1…B4B1…P1F4F1SN74181A8A5…B8B5…G2P2F8F5SN74181A12A9…B12B9…G3P3F12F9SN74181A16A13…B16B13…G1G4F16F13SN74182…………G1C0C4C8C12C16P1P4同右边C32A32A17…B32B17…C20C24C28G2P2SN74182C16C32C48GPC0一、填空1、影响并行加法器速度的关键因素的（）。2、行波进位加法器的缺点是（）。3、由若干一位加法器构成多位加法器时，进位可采用（）进位法和（）进位法。4、ALU的基本逻辑结构是（）加法器，它比行波进位加法优越，具有先行进位逻辑，不仅可以实现高速运算，还能完成逻辑运算。5、用SN74181和SN74182组成64位多重进位运算器，则需（）片74181和（）片74182。6、全加器的操作数为Xi和Yi，（）称为进位产生信号用Gi表示；（）称为进位传递信号用Pi表示。二、选择题1、算术逻辑运算单元74181ALU可完成（）。A、16种算术运算功能B、4位乘法运算和除法运算功能C、16种逻辑运算功能D、16种算术和逻辑运算功能2、四片74181ALU和一片74182器件配合，具有（）传递功能。A、行波进位B、组内行波进行，组间先行进位C、组内先行进位，组间先行进位D、组内先行进位，组间行波进位3、使用74181构成一个16位的ALU，需要使用（）片。A、2B、4C、8D、164、加法器采用先行进位的目的是（）。A、提高加法器的速度B、产生进位信号C、优化加法器结构D、增强加法器的功能5、串行运算器是一种最简单的运算器，其运算规则是按时间先后次序（）。A、由低位到高位逐位运算B、由高位到低位逐位运算C、由低位到高位先行进位运算D、由高位到低位先行借位运算三、简答题1、试述先行进位解决的问题及基本思想2、串行加法器和并行加法器有何不同？影响并行加法器的关键因素是什么？设低位来的进位信号是C0，请分别按下述两种方式写出C4、C3、C2、C1的逻辑表达式，并画出逻辑电路图。（1）串行进位方式（2）并行进位方式§3.3运算器一、运算器的分类串行运算器并行运算器1、操作数参与运算的时间2、操作数类型定点运算器浮点运算器3、进位制二进制运算器十进制运算器二、运算器的主要技术指标1、机器字长：2、运算速度

普通法吉布森法基准法运算器中寄存器的位数。串行进位运算器并行进位运算器运算器结构、运算方法、存取速度操作系统描述运算速度方法运算过程（1）第一个操作数送A锁存器。（2）第二个操作数送B锁存器。（3）结果送到目标空间。特点（1）操作过程简单。（2）控制电路简单，运行速度慢。三、定点运算器的基本结构

ALU、寄存器、锁存器、移位器和数据总线。1、单总线结构内部数据总线ALUAB通用寄存器组状态标志寄存器

2、双总线结构通用寄存器锁存器状态标志寄存器ALU3、三总线结构特点速度比较快通用寄存器组ALU状态标志寄存器总线旁路器总线1总线2总线3特点：速度快，硬件控制复杂。运算过程（1）将操作数1、操作数2分别从总线1、总线2送入ALU，并存结果于锁存器。（2）从锁存器中取出结果送入目标空间。运算过程操作数通过两条数据线送入ALU，将结果通过总线3送入通用寄存器。知识回顾1、叙述74181和74182的功能和特点？2、说明AM2901输入端R和S的数据来源各有哪些？3、AM2901有几个寄存器？何如进行编码的？寄存器的内容读出和写入分别是如何进行的？

算术逻辑运算单元ALU、寄存器、多路选择器、移位器、锁存器和数据通路。1、运算器的组成寄存器是由一个由16个寄存器组成的通用寄存器组和一个乘商寄存器Q组成。通用寄存器组通过A、B口地址选择被读出或写入的寄存器编号；乘商寄存器Q能对自己的内容完成左、右移位，其输出可送入ALU，并可接收ALU的输出结果。二选一门，选择A口数据或ALU结果送出芯片以给出输出Y的数据，OE=0时输出。三选一门和二选一门用来选择送向ALU的S、R输入端的数据来源，包括Q、B、A和A、D共8种不同的组合。一组三选一门完成把ALU的输出，左、右移一位或直传通用寄存器。ALU能完成3种算术运算和5种逻辑运算ALUSRCnF3F=0000over

Cn+4二选一三选一D（外部数据输入）通用寄存器组16个ABB锁存器A锁存器二选一F三选一RAM0RAM3MQ乘商寄存器Q0Q3MA口地址B口地址输出YOELR000001010011100101110111I5I4I3运算功能R+SS-RR-SR或SR与S/R与SR异或S/（R异或S）000001010011100101110111I2I1I0RSAQAB0Q0B0ADADQD0编码功能I8I7I6寄存器组Q寄存器Y输出000001010011100101110111--FBFBF/2BF/2B2FB2FBFQ---Q/2Q-2QQ-FFAFFFFFI8～I0口A口B011000111000000000110001110000000101100000100010000011000011000000000110010010001000001101000100010000二选一三选一二选一RS八功能ALUF三选一三选一D16×4寄存器组ABA锁存器B锁存器Q寄存器I0~~I8Cn+4OVRCnDF=0000F3/OEYA地址B地址RAM0RAM3Q0Q3Am2901四位运算器逻辑示意图000001010011100101110111I5I4I3运算功能R+SS-RR-SR或SR与S/R与SR异或S/（R异或S）000001010011100101110111I2I1I0RSAQAB0Q0B0ADADQD0编码功能I8I7I6寄存器组Q寄存器Y输出000001010011100101110111--FBFBF/2BF/2B2FB2FBFQ---Q/2Q-2QQ-FFAFFFFF例1已知芯片Am2901的内部逻辑示图、控制信号说明表如图所示二选一三选一二选一RS八功能ALUF三选一三选一D16×4寄存器组ABA锁存器B锁存器Q寄存器I0~~I8Cn+4OVRCnDF=0000F3/OEYA地址B地址RAM0RAM3Q0Q3Am2901四位运算器逻辑示意图功能I8I7I6I5I4I3I2I1I0A口B口按压STEP键前按压STEP键后D3D2D1D0ALU输出SVZCALU输出SVZCD＋0→R000001010011000111000000010101010101010110000010001000000000101R0＋0→R00101011001001000100001010