常用组合逻辑功能器件

数字电子技术攀枝花学院电气信息工程学院刘兴华制作4.1编码器4.2译码器/数据分配器4.3数据选择器4.4数值比较器4.5算术运算电路本章内容简介:1.掌握编码器、译码器的逻辑功能及其应用；2.掌握数据选择器、数值比较器的逻辑功能及其应用；3.掌握加法器的功能及其应用；4.了解多功能集成逻辑器件及ALU的逻辑功能；5.学会阅读MSI器件的功能表，并能根据设计要求完成电路的正确连接。教学根本要求4常用组合逻辑功能器件44.1.1编码器的定义与功能4.1.2集成电路编码器4.1编码器54.1.1编码器(Encoder)的概念与分类编码：赋予二进制代码特定含义的过程称为编码。如：8421BCD码中用1000表示数字8如：ASCII码中用1000001表示字母A等编码器：具有编码功能的逻辑电路。编码器的逻辑功能：能将每一组输入信息变换为相应二进制的代码输出。如4线-2线编码器：将输入的4个状态分别编成4个2位二进制数码输出；如8-3编码器：将输入的8个状态分别编成8个3位二进制数码输出；如BCD编码器：将10个输入分别编成10个4位8421BCD码输出。6编码器的分类：普通编码器：任何时候只允许一个编码输入信号有效，否那么输出就会发生混乱。优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。4.1.1编码器(Encoder)的概念与分类普通编码器优先编码器71.普通4线─2线编码器4.1.1编码器(Encoder)的概念与分类〔1〕逻辑图84输入二进制码输出I0

I1I2I3Y1Y01000010000100001〔3〕逻辑功能表编码器的输入为高电平有效。4.1.1编码器(Encoder)的概念与分类1.普通4线─2线编码器〔2〕逻辑框图Y1Y0000110119该电路存在的问题：当所有的输入都为0时，电路的输出Y1Y0=？Y1Y0=00和真值表中第一行的输出编码相同，无法区分是哪个输入信号的编码。普通编码器不能同时输入两个已上的有效编码信号1.普通4线─2线编码器4.1.1编码器(Encoder)的概念与分类10十个按键输出代码控制使能标志2.键盘输入8421BCD码编码器〔1〕逻辑图11〔2〕功能表

输入输出S0S1S2S3S4S5S6S7S8S9ABCDGS

111111111100000

111111111010011

111111110110001

111111101101111

111111011101101

111110111101011

111101111101001

111011111100111

110111111100101

101111111100011

011111111100001

该编码器为输入低电平有效2.键盘输入8421BCD码编码器例1：设计一个键控8421BCD码编码器。〔2〕由真值表写出各输出的逻辑表达式为：解：〔1〕列出真值表：重新整理得：〔3〕由表达式画出逻辑图：9753197531SSSSSSSSSSD=++++=97531SSSSSD=〔4〕增加控制使能标志GS：当按下S0～S9任意一个键时，GS=1，表示有信号输入；当S0～S9均没按下时，GS=0，表示没有信号输入。例2二进制编码器3位二进制编码器有8个输入端，3个输出端，所以常称为8线—3线编码器，其功能真值表见下表：〔输入为高电平有效〕

由真值表写出各输出的逻辑表达式为：

用门电路实现逻辑电路：18

3.

优先编码器

优先编码器的提出：

如果有两个或更多输入信号有效，将会出现输出混乱。

必须根据轻重缓急，规定好这些外设允许操作的先后次序，即优先级别。

识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。194线─2线优先编码器〔设计〕〔1〕列出功能表输入输出I0I1I2I3Y1Y0100000×10001××1010×××111高低〔2〕写出逻辑表达式〔3〕画出逻辑电路〔略〕

3.

优先编码器

201.优先编码器74148逻辑图8个信号输入端0～71个使能输入端EI3个编码输出端A2～A01个编码器工作状态标志1个输出使能标志4.1.2集成电路编码器21引脚图示意框图2.优先编码器74148的示意框图、引脚图4.1.2集成电路编码器注意：该电路为反码输出。EI为使能输入端(低电平有效)，EO为使能输出端(高电平有效)，GS为优先编码工作标志(低电平有效)。

223.优先编码器74148的逻辑功能表

输入输出

EI01234567A2A1A0GSEOH××××××××HHHHHLHHHHHHHHHHHHLL×××××××LLLLLHL××××××LHLLHLHL×××××LHHLHLLHL××××LHHHLHHLHL×××LHHHHHLLLHL××LHHHHHHLHLHL×LHHHHHHHHLLHLLHHHHHHHHHHLHEI=1，电路不工作，GS=EO=1，A2A1A0=111EI=0，电路工作，无有效低电平输入，A2A1A0=111，GS=1，EO=0；EI=0，电路工作，输入0~7分别有低电平输入时，A2A1A0为0~7的编码输出，GS=0，EO=1。4.1.2集成电路编码器234.集成电路编码器74148的应用

例4.1.1用二片74148构成16位输入、4位二进制码输出的优先编码器如下图，试分析其工作原理。

I0

I1

I2

I3

I4

I5

I6

I7

I8I9

I10

I11

I12

I13

I14

I15

EO

EI

74148(Ⅰ)

74148(Ⅱ)

A0

A1

A2

A0

A1

A2

GS

GS2

GS1

GS

&A

&B

&

C&

GS

D

EI2

EO2

EO1

EI1

111

I0

I1

I2

I3

I4

I5

I6

I7

I8I9

I10

I11

I12

I13

I14

I15

EO

EI

74148(Ⅰ)

74148(Ⅱ)

A0

A1

A2

A0

A1

A2

GS

GS2

GS1

GS

&A

&B

&

C&

GS

D

EI2

EO2

EO1

EI1

10有编码请求1I8~I15

I0

I1

I2

I3

I4

I5

I6

I7

I8I9

I10

I11

I12

I13

I14

I15

EO

EI

74148(Ⅰ)

74148(Ⅱ)

A0

A1

A2

A0

A1

A2

GS

GS2

GS1

GS

&A

&B

&

C&

GS

D

EI2

EO2

EO1

EI1

0无编码请求00I0~I7

2．组成8421BCD编码器254.2.1译码器的定义与功能4.2.2集成电路译码器4.2.3数据分配器4.2译码器/数据分配器26译码：译码器的分类：唯一地址译码器代码变换器将一系列代码转换成与之对应的有效信号。将一种代码转换成另一种代码。二进制译码器二—十进制译码器显示译码器常见的唯一地址译码器：译码是编码的逆过程，即将某个二进制码翻译成特定的信号，即电路的某种状态。4.2.1译码器的概念与分类译码器：具有译码功能的逻辑电路称为译码器。4.2译码器/数据分配器271.二进制译码器当使能输入端EI为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端那么为相反电平。n个输入端1个使能输入端EI2n个输出端4.2.1译码器的概念与分类28输入输出EIABY0Y1Y2Y3H××HHHHLLLLHHHLLHHLHHLHLHHLHLHHHHHL2.2线-4线译码器的逻辑电路功能表294.2.2集成电路译码器1.74138集成译码器3个输入端3个控制端8个输出端3074138集成译码器功表能

输入输出G1G2AG2BCBAY0Y1Y2Y3Y4Y5Y6Y7×H××××HHHHHHHH×XH×××HHHHHHHHL×××××HHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL一个3线–8线译码器能产生三变量函数的全部最小项。基于这一点用该器件能够方便地实现三变量逻辑函数。3174138的应用举例例1用74138组成脉冲信号变换电路4.2.2集成电路译码器3274138工作条件：G1=1，G2A=G2B=0例2用一个3线–8线译码器实现函数集成译码器74138的应用举例:332.集成二–十进制译码器——7442

功能：将8421BCD码译成为10个状态输出。4个输入端10个输出端34功能表十进制数BCD输入输出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL对于BCD代码以外的伪码〔1010～1111这6个代码〕Y0～Y9均无低电平信号产生。2.集成二–十进制译码器——7442三、译码器的应用1．译码器的扩展用两片74138扩展为4线—16线译码器2．实现组合逻辑电路例试用译码器和门电路实现逻辑函数：解：将逻辑函数转换成最小项表达式，再转换成与非—与非形式。=m3+m5+m6+m7=用一片74138加一个与非门就可实现该逻辑函数。

例

某组合逻辑电路的真值表如表所示，试用译码器和门电路设计该逻辑电路。解：写出各输出的最小项表达式，再转换成与非—与非形式:

用一片74138加三个与非门就可实现该组合逻辑电路。可见，用译码器实现多输出逻辑函数时，优点更明显。3．构成数据分配器

数据分配器——将一路输入数据根据地址选择码分配给多路数据输出中的某一路输出。用译码器设计一个“1线-8线〞数据分配器41bcdfe3.七段显示译码器〔1〕最常用的显示器有：半导体发光二极管和液晶显示器。共阳极显示器共阴极显示器显示器分段布局图ag42abcdfgabcdefg111111001100001101101e

共阴极显示器4.2.2集成电路译码器43〔2〕集成电路显示译码器7448逻辑图4个输入端3个控制端7个输出端44〔2〕集成电路显示译码器74487448功能框图ABCagb...LTRBIBI/RBO744845〔2〕集成电路显示译码器7448十进制或功能输入BI/RBO输出字形LTRBIDCBAabcdefg0HHLLLLHHHHHHHL1H×LLLHHLHHLLLL2H×LLHLHHHLHHLH3H×LLHHHHHHHLLH14H×HHHLHLLLHHHH消隐脉冲消隐灯测试××××××LLLLLLLLHLLLLLLLLLLLLLL×××××HHHHHHHH逻辑功能

46〔2〕集成电路显示译码器7448功能输入BI/RBO输出字形LTRBIDCBAabcdefg消隐脉冲消隐灯测试××××××LLLLLLLLHLLLLLLLLLLLLLL×××××HHHHHHHH逻辑功能

灭灯输入BI/RBO：该控制端有时作为输入，有时作为输出。当BI/RBO用作输入且BI=0时，无论其他输入端是什么电平，所有各段输出a～g为0，所以字形熄灭，故称“消隐〞。动态灭零输入RBI：当LT=1，RBI=0且输入代码DCBA=0000时，各段输出a～g均为低电平，与BCD码相应的字形熄灭，故称“灭零〞动态灭零输出RBO：BI/RBO作为输出使用时，受控于LT和RBI。当LT=1且RBI=0，输入代码DCBA=0000时，RBO=0；假设LT=0或者LT=1且RBI=1，那么RBO=1。试灯输入LT：当LT=0时，BI/RBO是输出端，且RBO=1，此时无论其他输入端是什么状态，所有各段输出a～g均为1，显示字形8。47数据分配器：相当于有多个输出的单刀多掷开关，将从一个数据源来的数据分时送到多个不同的通道上去的逻辑电路。数据分配器示意图4.2.3数据分配器48例：用译码器实现数据分配器0１0１4.2.3数据分配器49输入输出G1G2BG2ACBAY0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74138译码器作为数据分配器时的功能表4.2.3数据分配器504.3.1数据选择器的定义与功能4.3.2集成电路数据选择器4.3数据选择器51数据选择：在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。数据选择器：是指能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称“多路开关〞。

通道选择数据输出

I0

I1

1n2I-

4.3.1数据选择器的定义及功能521、4选1数据选择器4选1数据选择器4路数据输入端2位地址码输入端使能信号输入端，低电平有效1路数据输出端〔1〕逻辑电路5300D0D1D2D3011011=10输入输出使能地址ENBAY1××00 0 0 D00 0 1 D10 1 0 D20 1 1 D3=0功能表〔2〕数据选择器工作原理及逻辑功能548路数据输入端3个地址输入端1个使能输入端2个互补输出端74LS151的逻辑图1、集成电路数据选择器74LS151的逻辑图

4.3.2集成电路数据选择器74LS15155D7WYEN74LS151D6D5D4D3D2D1D0CBA74LS151功能框图74LS151引脚图2、74LS151示意框图和引脚图563、74LS151的功能表输入输出使能选择YWENCBAHXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD7当EN=0时，Y的表达式为:当EN=1时，Y=1。无效输出。584、8选1数据选择器的扩展:〔1〕位的扩展:二位八选一的连接方法594、8选1数据选择器的扩展:〔2〕字的扩展:16选1数据选择器：数据输入端：16路通道地址码：4位。16选1数据选择器16选1数据选择器的连接605、数据选择器74LS151的应用〔1〕数据选择器组成逻辑函数产生器当EN=0时：输出Y的表达式为:控制Di，就可得到不同的逻辑函数。D7WYEN74LS151D6D5D4D3D2D1D0CBA0a、将函数变换成最小项表达式b、将使能端EN接低电平c、地址信号C、B、A作为函数的输入变量d、数据输入D0~D7作为控制信号

组成函数产生器的一般步骤61例4.3.1试用8选1数据选择器74LS151产生逻辑函数

L=m3D3+m5D5+m6D6+m7D7D3=D5=D6=D7=1，D0=D1=D2=D4=0，解5、数据选择器74LS151的应用将逻辑函数化为最小项表达式：74151的输出即为逻辑函数L。当62，001010011100101110111=D1=1=D2=0=D3=0=D4=1=D5=1=D6=0=D7=1〔2〕用8选1数据选择器实现并行数据到串行数据的转换并入串出八选一数据选择器三位二进制计数器5、数据选择器74LS151的应用

634.4.1数值比较器的定义及功能1位数值比较器2位数值比较器4.4.2集成数值比较器74LS85集成数值比较器74LS85的功能数值比较器的位数扩展4.4数值比较器644.4.4.1数值比较器的定义及功能输入输出ABFA>BFA<BFA=B00001010101010011001

表4.4.11位比较器真值表1.1位数值比较器将两个1位二进制数A、B进行比较数值比较器就是对两数A、B进行比较，以判断其大小的逻辑电路。

真值表

逻辑表达式

逻辑图1位数值比较器的逻辑图65

将两个2位二进制数A1A0、B1B0进行比较：

真值表

逻辑表达式

逻辑图001010100A0>B0A0<B0A0=B0A1=B1A1=B1A1=B1010×A1<B1001×A1>B1FA=BFA<BFA>BA0

B0A1

B1输出输入表4.4.2当高位〔A1、B1〕不相等时，无需比较低位〔A0、B0〕，两个数的比较结果由高位比较的结果断定。当高位相等时，两数的比较结果由低位比较的结果断定。FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)两位数值比较器逻辑图2、2位数值比较器664.4.4.1数值比较器的定义及功能多位数值比较器的设计原那么

先从高位比起,高位不等时，数值的大小由高位确定。2.2位数值比较器假设高位相等,那么再比较低位数,比较结果由低位的比较结果断定。6774LS851.集成数值比较器74LS85的功能74LS85的引脚图74LS85是四位数值比较器，其工作原理和两位数值比较器相同。74LS85比较器不仅能比较两个4位二进制数的大小，还能接受其它芯片比较结果的输出。74LS85的示意框图4.4.4.2集成数值比较器68输入输出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0××HLLHA3

=B3A2

=B2A1

=B1A0

=B0HHLLLLA3

=B3A2

=B2A1

=B1A0

=B0LLLHHL4位数值比较器74LS85功能表69用两片7485组成8位数值比较器〔串联扩展方式〕。低位片高位片低四位高四位输出

在位数较多且要满足一定的速度要求时采取并联方式，它比串联扩展方式工作速度快。2.集成数值比较器的位数扩展4.4.2集成数值比较器70用7485组成16位数值比较器的并联扩展方式。B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12输出4.4.2集成数值比较器714.5.1半加器和全加器

半加器

全加器4.5.2多位数加法器

串行进位加法器

超前进位集成4位加法器74LS283*超前进位产生器741824.5.3减法运算

反码和补码

由补码完成减法运算4.5.4集成算术/逻辑单元举例4.5算术运算电路7211011001+011010011两个二进制数相加时，有两种情况：一种不考虑低位来的进位，另一种考虑低位来的进位。加法器也因此分为半加器和全加器。半加器全加器两个4位二进制数相加的过程:4.5.1半加器和全加器731.半加器〔HalfAdder〕不考虑低位进位，将两个1位二进制数A、B相加的器件。

半加器的真值表

逻辑表达式

逻辑图1000C011010101000SBA表4.5.1半加器的真值表C=AB

图4.5.1（b）4.5.1半加器和全加器742.全加器〔FullAdder〕

全加器的真值表

逻辑表达式1110111010011100101001110100110010100000CiSiCi-1BiAi

全加器真值表

全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。4.5.1半加器和全加器752.全加器〔FullAdder〕

全加器的真值表

逻辑表达式

逻辑图采用包围0的方法进行化简得：

逻辑图4.5.1半加器和全加器762.全加器〔FullAdder〕

全加器的真值表

逻辑表达式

逻辑图4.5.1半加器和全加器773.由两个半加器构成一个全加器4.5.1半加器和全加器781.串行进位加法器----采用四个1位全加器组成如何实现两个四位二进制数相加？

A3A2A1A0+B3B2B1B0=?低位的进位信号送给邻近高位作为输入信号，任一位的加法运算必须在低一位的运算完成之后才能进行。串行进位加法器运算速度不高。4.5.2多位数加法器79

2.快速加法器、超前进位加法器进位输入是由专门的“进位门〞综合所有低位的加数、被加数及最低位进入输入后来提供。换言之，该电路能使每位的进位直接由加数和被加数直接产生，而无需等待与低位的进位信号，称之为“快速加法器〞或〞超前进位加法器〞。4.5.2多位数加法器80定义两个中间变量Gi和Pi：

Si=Pi⊕

Ci-1

Ci=Gi＋PiCi-1

Gi=AiBiPi=Ai⊕Bi

……产生变量

……传输变量

2.快速加法器、超前进位加法器4.5.2多位数加法器81

进位信号的产生：Si=Pi⊕Ci-1

Ci=Gi＋PiCi-1

C0=G0+P0C-1

C1=G1+P1C0=G1+P1G0+P1P0C-1

C2=G2+P2C1=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3G2+P3

P2G1+P3P2P1G0

+P3P2P1P0C-1

4.5.2多位数加法器823.超前进位集成4位加法器74LS283逻辑图4.5.2多位数加法器833.超前进位集成4位加法器74LS283

74LS283逻辑框图

74LS283引脚图4.5.2多位数加法器844.超前进位加法器74LS283的应用例1用两片74LS283构成一个8位二进制数加法器。在片内是超前进位，而片与片之间是串行进位。4.5.2多位数加法器854.超前进位加法器74LS283的应用8421码输入余3码输出1100*例2.用74283构成将8421BCD码转换为余3码的码制转换电路。8421码余3码000000010010001101000101

+0011+0011+0011CO4.5.2多位数加法器86补码和反码的关系式:N补=N反+1。

在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。1.反码和补码这里只讨论数值码，即数码中不包括符号位。原码自然二进制码