存储器和存储器技术

第4章

存储器和高速缓存技术4.1存储器和存储器件4.1.1存储器的分类

存储器根据用途和特点可以分为两大类：1.内部存储器，简称为内存或主存快速存取容量受限制

2.外部存储器，简称为外存容量大速度慢

4.1存储器和存储器件存储器容量以字节为单元，常用的有210字节=1KB，220字节=1024KB=1MB，230字节=1024MB=1GB，240字节=1024GB=1TB4.1.2微型计算机内存的行列结构4.1存储器和存储器件在微机中，存储器按8位二进制数〔一个字节〕编址，每一个单元都有一个地址。计算机内存采用行列结构。图4.132行×32列组成的矩阵和外部的连接4.1存储器和存储器件①

易失性

②

只读性

③

存储容量

④

速度

⑤

功耗4.1.3选择存储器件的考虑因素4.1存储器和存储器件1.SRAM由双稳电路构成，存储信息稳定。速度快，功耗大，容量小。用于存储容量较小的系统中。4.1.4随机存取存储器RAM4.1存储器和存储器件典型RAM芯片举例：静态RAMIntel2114

A3A4A5A6A7A8行选择64×16存储矩阵......VCCGND输入数据控制I/O1I/O2I/O3I/O4列

I/O电路列选择......A0A2A1A9CSWE静态RAMIntel2114

1K×4的SRAM，1024个字,数据线4条，地址线10根。

2114A0~A9

WRCSD0~D3,写入；

,读出。=1，禁止。6.2.1:静态存储电路4.1存储器和存储器件

地址线的引脚与芯片的单元数有关数据线的引脚与芯片的字长有关地址范围从全0到全1的所有编码4.1存储器和存储器件利用电容存储电荷的原理保存信息，由于电容存在的漏电现象而使其存储的信息不稳定，故DRAM芯片需要定时刷新。容量高，功耗低，需要刷新。用于大容量的系统中。2.DRAM4.1存储器和存储器件从上一次对整个存储器刷新结束时刻，到本次对整个存储器完成全部刷新一遍为止，这一段时间间隔称为刷新周期。一般为2ms，4ms或8ms。刷新方法：动态MOS存储器通常采用逐行“读出〞方式进行刷新，并且通常采用一次刷新一行存储元的方法。常用的刷新方式有三种，一种是集中式，另一种是分散式，第三种是异步式。DRAM的刷新在整个刷新间隔内，前一段时间重复进行读/写周期或维持周期，不进行任何刷新操作。等到需要进行刷新操作时，那么暂停读/写或维持周期，逐行且集中地刷新整个存储器，它适用于高速存储器。

[以2116芯片为例]：假设芯片的信息维持时间为2ms，假设采用集中式刷新，那么如以下图所示：集中式刷新：这种刷新方法的特点：〔1〕由于刷新工作集中进行，对芯片的正常读/写周期不产生影响；〔2〕同样由于刷新工作的集中进行，会造成芯片“死时间〞过长的问题。〔因为芯片在刷新过程中，需禁止外部I/O的读/写操作〕把一个存储系统周期tc分为两半，周期前半段时间tm用来读/写操作或维持信息，周期后半段时间tr作为刷新操作时间。对于2116芯片来说，每经过128个系统周期时间，整个存储器便全部刷新一遍。假设存储器片的读/写周期为0.5µs，那么系统周期时间为1µs，每隔128µs，整个存储器便被刷新一次。分散式刷新：显然，这种方法的缺陷至少有两点：〔1〕增加了系统周期，进而降低了系统速度；

〔2〕刷新过于频繁。是前两种方式的结合。例如：2ms内分散地把128行刷新一遍：2000

s÷12815.5s，即每隔15.5s刷新一行。异步式刷新方式4.1存储器和存储器件刷新一次刷新过程就是对存储器进行一次读取、放大和再写入。方法：常用的是“只有行地址有效〞。DRAM控制器 ①时序功能 ②地址处理功能 ③仲裁功能

4.1存储器和存储器件图4.2DRAM控制器的原理图

4.1存储器和存储器件4.1.5只读存储器ROM掩膜ROM可编程只读ROM可读写ROM闪烁存储器分类EPROM〔紫外线擦除〕EEPROM〔电擦除〕4.2存储器的连接①

高速CPU和较低速度存储器之间的速度匹配问题。

高速CPU与低速存储器之间的速度如果不匹配，应在CPU访问存储器的周期内插入等待脉冲TW。

4.2.1存储器和CPU的连接考虑4.2存储器的连接②

CPU总线的负载能力问题。

一个存储器系统，通常由多片存储器芯片组成，需加驱动器。CPU存储器驱动器收发器ABABDBDB4.2存储器的连接③

片选信号和行地址、列地址的产生机制。存储器往往由多片存储器芯片组成，在CPU与存储器芯片之间必须设有片选择译码电路，一般由CPU的高位地址译码产生片选，而低位地址送给存储器芯片的地址输入端，以提供存储芯片内部的行、列地址。4.2存储器的连接④对芯片内部的寻址方法用行列矩阵结构对存储单元进行选择，在CPU连接时，通过低位地址线和芯片连接，为芯片提供行地址和列地址。地址寄存器地址译码器存储体控制电路AB数据寄存器读写电路DBOEWECS①存储体存储器芯片的主要局部，用来存储信息②地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元③片选和读写控制逻辑选中存储芯片，控制读写操作4.2存储器的连接4.2存储器的连接全译码法▪适用于组合容量较大的存储器▪结构复杂局部译码法线译码法▪适用于容量较小的存储器▪结构简单4.2.2片选信号的构成方法4.2存储器的连接A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范围A12～A0A19A18A17A16A15A14A13全译码例如：4.2存储器的连接138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3A19～

A15A14～

A12A11～A0一个可用地址1234××10×××10×××10×××10×000001010011全0～全1全0～全1全0～全1全0～全120000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH局部译码例如：4.2存储器的连接A14A12～A0A13(1)2764(2)2764

CECEA19～

A15A14A13A12～A0一个可用地址12××××××××××1001全0～全1全0～全104000H～05FFFH02000H～03FFFHA14A13＝00的情况不能出现00000H～01FFFH的地址不可使用线选译码例如：存储器容量扩展的三种方法3、字位扩展2、字扩展1、位扩展从字长和字数方向扩展从字长方向扩展从字数方向扩展1、位扩展要求：用1K×4位的SRAM芯片

1K×8位的SRAM存储器1、位扩展容量=210×8位举例验证:

读地址为0的存储单元的内容1、位扩展要点：〔1〕芯片的地址线A、读写控制信号WE#、片选信号CS#分别连在一起；〔2〕芯片的数据线D分别对应于所搭建的存储器的高假设干位和低假设干位。2、字扩展要求：用1K×８位的SRAM芯片

2K×8位的SRAM存储器2、字扩展分析地址：A10用于选择芯片A9~A0用于选择芯片内的某一存储单元2、字扩展容量=211×8位举例验证:读地址为0的存储单元的内容读地址为10…0的存储单元的内容2、字扩展要点：〔1〕芯片的数据线D、读写控制信号WE#分别连在一起;〔2〕存储器地址线A的低假设干位连接各芯片的地址线;〔3〕存储器地址线A的高假设干位作用于各芯片的片选信号CS#。3、字位扩展需扩展的存储器容量为M×N位,已有芯片的容量为L×K位(L<M,K<N)用M/L组芯片进行字扩展;每组内有N/K个芯片进行位扩展。1、根据CPU芯片提供的地址线数目，确定CPU访存的地址范围，并写出相应的二进制地址码；2、根据地址范围的容量，确定各种类型存储器芯片的数目和扩展方法；3、分配CPU地址线。CPU地址线的低位〔数量＝存储芯片的地址线数量〕直接连接存储芯片的地址线；CPU高位地址线皆参与形成存储芯片的片选信号；4、连接数据线、R/W#等其他信号线，MREQ#信号一般可用作地址译码器的使能信号。需要说明的是，主存的扩展及与CPU连接在做法上并不唯一，应该具体问题具体分析三、主存储器与CPU的连接举例例1：设CPU有16根地址线，8根数据线，并用MREQ#作访存控制信号〔低电平有效〕，用R/W#作读/写控制信号〔高电平为读，低电平为写〕。现有以下存储芯片：1K*4位SRAM；4K*8位SRAM；8K*8位SRAM；2K*8位ROM；4K*8位ROM；8K*8位ROM；及3：8译码器和各种门电路。要求：主存的地址空间满足下述条件：最小8K地址为系统程序区〔ROM区〕，与其相邻的16K地址为用户程序区〔RAM区〕，最大4K地址空间为系统程序区〔ROM区〕。请画出存储芯片的片选逻辑，存储芯片的种类、片数画出CPU与存储器的连接图。解：首先根据题目的地址范围写出相应的二进制地址码。解题第二步：选择芯片最小8K系统程序区←8K*8位ROM，1片16K用户程序区←8K*8位SRAM，2片；4K系统程序工作区←4K*8位SRAM，1片。第三步，分配CPU地址线。CPU的低13位地址线A12~A0与1片8K*8位ROM和两片8K*8位SRAM芯片提供的地址线相连；将CPU的低12位地址线A11~A0与1片4K*8位SRAM芯片提供的地址线相连。第四步，译码产生片选信号。例2例2：设有假设干片256K×8位的SRAM芯片，问如何构成2048K×32位的存储器？需要多少片RAM芯片？该存储器需要多少根地址线？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。解：采用字位扩展的方法。SRAM芯片个数：2048K/256K×32/8=32片每4片一组进行位扩展，共8组芯片进行字扩展片选：该存储器需要21条地址线A20～A0，其中高3位用于芯片选择接到74LS138芯片的CBA，低18位接到存储器芯片地址。MREQ#：作为译码器的使能信号。例3:用1k*4的片子2114组成2k*8的存储器，控制信号:访存信号IO/M与读写信号WR.

静态随机存储器举例：2114应用例3试分析各芯片的地址范围？假设要将存储器地址布置在2400H开始的的单元,片选信号如何接线?分析:A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A000100100000000001111111111第一组地址:2400H~27FFH,译码器输出的第9个信号作片选00101000000000001111111111

第二组地址:2800H~2BFFH,译码器输出的第10个信号作片选片内寻址4.2存储器的连接层次化的存储器体系结构1.层次化总体结构存储器层次化总体结构层次化的存储器体系结构PC机的内存组织2.内存的分区结构层次化的存储器体系结构

根本内存区的组织〔1〕根本内存区层次化的存储器体系结构

高端内存区的组织〔2〕高端内存区层次化的存储器体系结构〔3〕扩充内存区用高端内存区64KB映射扩充内存的1个页组层次化的存储器体系结构指1MB以上但不是通过内存扩充卡映射来获得的内存空间。扩展内存在32位CPU的直接寻址范围内。〔4〕扩展内存区微机计算机系统的内存组织1.16位微机系统的内存组织07815微机计算机系统的内存组织2.32位微机系统的内存组织4.4.1虚拟储存技术和三类地址1、虚拟存储技术2、段式虚拟存储和页式虚拟存储分段特点：每段的长度不是固定的每个段都是受到保护的独立的空间分页特点：一个系统中的所有页面大小固定页面的起点和终点也固定只有分页机制才支持虚拟存储4.4.1虚拟储存技术和三类地址3、逻辑地址、线性地址和物理地址逻辑地址特点：这是程序员编写的源程序中使用的地址完整的逻辑地址一共48位逻辑地址中的选择子对应于一个段基址线性地址特点：线性地址是由2个32位量相加而成的段基址由段描述符得到线性地址是分为3个字段来表达其功能4.4.2分段管理三种描述符表全局描述符表GDT局部描述符表LDT中断描述符表IDT描述符表三个优点：可大大扩展存储空间可实现虚拟存储可实现多任务隔离4.4.3段选择子、段描述符和段描述符表段选择子段选择子、段描述符和段描述符表段描述符段选择子、段描述符和段描述符表描述符表

4.4.4逻辑地址转换为线性地址4.4.5分页管理分页功能涉及两个表：页组目录项表页表4.4.6线性地址转换为物理地址

分页机构实现线性地址到物理地址的转换

4.4.6线性地址转换为物理地址图4.20线性地址转换为物理地址的例子4.4.7转换检测缓冲器TLB转换检测缓冲器TLB的功能4.5.1Cache概述

由于CPU与主存之间在执行速度上存在较大的差异，为提高CPU的效率，并考虑到价格因素，基于程序的局部性原理，在CPU与主存之间增加的高速缓冲存储器——Cache技术。4.5.1Cache概述Cache模块主存Cache控制器Cache系统包含三个局部：[根本原理]

：

当CPU要读取主存中一个字时，总是将存放该字的内存地址同时发给cache和主存。此时，cache控制逻辑立即依据地址，判断该字当前是否已在cache中：假设是，将此字立即传送给CPU，CPU无需再访问主存〔让主存访问失效〕；假设非，那么用主存读周期把此字从主存读出送到CPU，与此同时：把含有这个字的数据块从主存读出并装入到cache中，将Cache中较旧的内容〔块〕替换掉。4.5.2Cache的组织方式

按照主存和Cache之间的映像关系，Cache有三种组织方式。即：全相联方式(fullyassociative)直接映像方式(directmapped)组相联方式(setassociative)4.5.2Cache的组织方式Cache的三种组织方式:4.5.2Cache的组织方式全相联Cache的例子:4.5.2Cac