湖南师范大学EDA期末考试选择题

A：1983B：1985C：1987D：19892：基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（B）设计法。A：自底向上B：自顶向下C：积木式D：顶层3：在EDA工具中，能将硬件描述语言转化硬件电路的重要工具软件称为（B）A：仿真器B：综合器C：适配器D：下载器4：在EDA工具中，能完成目标系统器件上布局布线软件称为（C）A：仿真器B：综合器C：适配器D：下载器A：IEEESTD1076-1987B：RS232C：IEEE.STD_LOGIC_1164D：IEEESTD1076-19937：一个实体可以拥有一个或多个（B）A：设计实体B：结构体C：输入D：输出8：在VHDL的端口声明语中，用（D）声明端口为具有读功能的输出方向。A：INB：OUTC：INOUTD：BUFFERA：整数B：以数制基数表示的C：实数D：物理量A：整数B：以以数制基数表示的C：实数D：物理量11：在VHDL标识符命名规则中，以（A）开A：字母B：数字C：字母或数字D：下划线A：4h_addeB：h_hadde_C：h_adderD：haddeA：h_addeB：h_hadde4C：h_adder_4D：haddeA：信号B：常量C：数据D：变量 A：2B：3C：8D：9A：clock’EVENTB：clock’EVENTANDclock=1C：clock=‘1’D：clock’EVENTANDclock=’0’A：IFB：THENC：ANDD：ORA：8B：7C：0D：119：在VHDL中，含WAIT语句的进A：可以B：不能C：任意D：只能A：顺序B：顺序和并行C：并行D：任何21：VHDL的块语句是并行语句结构，它的内部是由（C）语句构成的。A：并行兼顺序B：顺序C：并行D：任意22：在元件例化（COMPONENT）语句中，用（D）符号实现名称映射，将例化元件端口声明语句中的信号名与PORTMAP（）中的信号名关联起来。A：=B=C：<=D：=>A：图形编辑B：文本编辑C：符号编辑D：波形编辑24：使用QuartusII的图形编辑方式输入的电路原理图文件必须通过（C）才能进行A：编辑B：编译C：综合D：编程A：VectorWaveformFileB：TextFileC：BlockSymbolFileD：AHKLIncludeFile A：AHDLFileB：EDIFFileC：VHDLFileD：VerilogHDLFileA：.vwfB:.bdfC:.vhdD:.vA：.vwfB:.bdfC:.vhdD:.v29：ModelSim是一种快速而又方便的HDL（D）仿真工具。A：综合型B：编辑型C：编程型D：编译型30：在ModelSim的工作区中，用的形式来观察库、项A：命令窗口B：工具栏C：树状列表D：编译窗口31：ModelSim的work（默认工作库包括当前已经编译的设计单元，每次能打开()A：一个B：两个C：三个D：多个A：非用户定制B：全用户定制C：半用户定制D：自动生成A：与门阵列B：或门阵列C：与非门阵列D：输入缓冲器A：PROMB：PALC：SRAMD：PLA35：用PLA进行逻辑设计时，应将逻辑函A：与非与非B：异或C：最简与或D：最简或与36：在PLD中，通常是按照小于或大于（A）门/片集成密度来区分低密度可编程逻辑器件LDPLD和高密度可编程逻辑器件。A：500B：700C：1000D：10000A：EPLDB：CPLDC：FPGAD：PAL38：在PLD没有出现之前，数字系统的传统设计往往采用（A）式的方法进行，实质上39：边界扫描测试技术主要解决（C）的测试问题。 A：印刷电路板B：通用逻辑块C：输出布线区D：输出控制单元40：一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为A：设计输入B：设计输出C：设计实体D：设计结构A：IEEEB：STDC：WORKD：PACKAGEA：INB：OUTC：INOUTD：BUFFERA：clock’EVENTB：clock’EVENTANDclock=1C：clock=‘1’D：clock’EVENTANDclock=’0’A：BITB：STD_LOGICC：BOOLEAND：任意45：在VHDL中的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句部变量，A：必须B：不必C：其类型要D：其属性要（）A：变量B：变量和信号C：语句D：常量47：在VHDL的进程语句格式中，敏感信号表列出的是设计电路的（A）信号。48：过程调用前需要将过程的过程首和过程体装入（C）中。A：源程序B：结构体C：程序