试验二 超前进位加法器 设计_第1页
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试验二超前进位加法器设计练习2.4位超前进位加法器行波进位加法器延时较长，可采用超前进位加法器减少延时，但是由此会造成电路的复杂。超前进位加法器原理参见《数字集成电路》（周润德第二版）424页。 对以上公式的注解：公式中的CO,K表示第K为的进位输出，GK为第K位的进位产生，PK为第K为的进位传播。且：AK,BK为输入加数的第K位。将Co和S用G,P重写为：由于低位的输出进位是高位的输入进位，所以有上面的(11.15)式源程序：//thisisacarrylookaheadof4bitmoduleclad(ina,inb,ci,co,sum);input[3:0]ina,inb;inputci;outputco;output[3:0]sum;wireco0,co1,co2,G0,G1,G2,G3,P0,P1,P2,P3;assignG0=ina[0]&inb[0],P0=ina[0]^inb[0],G1=ina[1]&inb[1],P1=ina[1]^inb[1],G2=ina[2]&inb[2],P2=ina[2]^inb[2],G3=ina[3]&inb[3],P3=ina[3]^inb[3],co0=G0|(P0&ci),co1=G1|(P1&co0),co2=G2|(P2&co1),co=G3|(P3&co2),sum[0]=P0^ci,sum[1]=P1^co0,sum[2]=P2^co1,sum[3]=P3^co2;endmodule测试程序：moduleclad_test;reg[3:0]ina,inb;regci;wireco;wire[3:0]sum;cladCI(.ina(ina),.inb(inb),.ci(ci),.co(co),.sum(sum));initialbeginina=0;inb=0;ci=0;endalways#5ina=ina+1'b1;always#80inb=inb+1'b1;always#1280ci=~ci;endmodule仿真结果：注：该结果为10进制显示练练手：参考《数字集成电路

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