一种抗辐射数字标准单元库的设计

一种抗辐射数字标准单元库的设计

1抗辐射标准单元库的设计如果使用先进的商业c工艺的大规模电路产生的辐射效果是严重的，那么产生的辐射效果将是严重的。因为许多的CMOS电路都包含组合逻辑和时序逻辑电路,存在于辐射环境中的高能粒子会和半导体器件相互作用。当一个高能粒子撞击在基于CMOS工艺芯片的敏感区时,产生的单粒子翻转效应(SEU)将会改变存储单元的逻辑值,例如触发器、锁存器和随机存储器等,给运行的系统引入了软错误。另一方面,先进的CMOS工艺已经发展到了深亚微米级,阈值电压不会随着电压和特征尺寸的减小而明显地减小。噪声容限会随着工艺特征尺寸的减小而减小。在这种工艺上设计的电路会很容易被高能粒子产生的单粒子效应(SEE)所影响。为了阻止这种效应,一些电路被设计于特殊的抗辐射工艺上,并且特殊抗辐射工艺通常比先进的商用工艺特征尺寸要落后几代而且价格更高,这样将会给芯片设计带来成本上的增加。因此有必要基于低成本的商用工艺来设计抗辐射同步超大规模芯片,使其高可靠性地工作于辐射环境中而且具有更长的使用寿命。因为在后端自动布局布线版图设计中标准单元频繁地被超大规模电路设计所使用,它是设计一个抗辐射芯片的关键元素。如果标准单元库能够提供抗辐射单元和滤除错误的单元,设计者可以使用这个库去实现他们的抗辐射系统电路。最近已经有关于抗辐射标准单元的报道在论文中发表。然而它们或者消耗大量的面积和较大的延迟,或者不能提供足够的抗辐射能力。因此,我们设计了一个基于65nmCMOS工艺的标准单元库,芯片设计者可以使用这个库来搭建他们的低成本、小面积和低功耗的抗辐射电路。在这个库中,我们使用了C单元在两个不同逻辑值的输入时会进入高阻模式,而两个相同逻辑值输入时C单元起着反相器的作用。芯片设计者通过使用C单元可以很容易地滤除软错误。2效率测试及脉宽的建立在辐射环境中存在很多的高能粒子(例如电子、中子、α粒子、重离子等),这些粒子可以和基于硅工艺的集成电路相互作用。当这些粒子打在集成电路的敏感区,特别是一个关闭的MOS管的漏极,在粒子通过的轨迹中将会产生大量的电子空穴对。电子和空穴对将会通过漂移(高电场区)或者扩散(低电场区)被电极所收集,因此将会产出一个从高电势到低电势的大电流。因此,PMOS产生的大电流将会对输出寄生电容充电,NMOS将会对输出寄生电容放电,产生了一个单粒子效应(SEE)。一个粒子打击所产生的电流脉宽通常用一个双指数函数所描述。其脉宽表达式为:这里Q是离子撞击所沉积的电荷量,而τα是结收集时间常数,τβ是离子轨迹建立时间常数。时间常数τα和τβ依赖于几个工艺相关参数,而且典型的τα的值在200ps左右,τβ的值在10ps左右。根据电路是否被损坏,单粒子效应可以被分为两类:软错误和硬错误。软错误包括了单粒子翻转(SEU)和单粒子传输(SET),这些都是非破坏性的错误。尽管单粒子翻转和单粒子传输不会损坏电路,但它们会改变一个逻辑门的输出状态,严重扰乱电路系统的正常工作。SEU主要发生在存储器单元,例如触发器、锁存器和随机存储器,并能改变它们的逻辑值,造成电路工作在错误的工作状态。为了能让电路从错误工作状态中恢复出来,必须有一个刷新电路来更新存储单元中的逻辑值。SET则发生在组合逻辑中,在一个逻辑门中产生并沿着后级逻辑链传播。由于CMOS电路中存在被称为晶闸管的寄生npnp或pnpn结构,这种结构被高能电离粒子打击时产生的电流所打开,产生了一个闩锁条件被叫做单粒子闩锁效应(SEL),这对CMOS电路来说是破坏性的。3使用三重冗余策略来加固被高能粒子有几种抗辐射设计方法来设计一个工作于恶劣环境下的可靠性芯片。它们可以被分为三个级别:器件级、电路级以及系统级。因为许多发表的关于抗辐射设计方法的文章中都是基于三重冗余(TMR)策略的方法,这是在数字电路系统级设计时经常使用来减小软错误率(SER)的解决办法。先将电路复制三份然后使用一个多数选择器来选择正确的信号。当三个电路中的其中一个输出错误的逻辑值,多数选择器将只选择另外两个正确的信号值。多数选择器的结构如图1所示。由于这种方法将电路复制了多余的两份以及增加了一个多数选择器电路,这将在芯片设计中严重增加芯片的面积和成本。而且若电路版图布局不合理,使得两份电路同时被高能粒子击中的概率增大,从而可能同时输出错误的逻辑值,则这个结构输出就会发生错误。为了能节省面积和提高电路工作速度,一些文献提出了在电路中选择性地使用三重冗余(TMR)策略去加固被高能粒子击中会发生错误概率大的敏感节点。这种方法经常被用于设计抗辐射FPGA电路中。通过使用这种方法来设计电路达到一定的抗辐射要求,但不能保证百分之百的辐射免疫。本文所采用的抗辐射设计方法是基于电路级的。在标准单元库中加入C单元可以在设计数字电路综合阶段,在电路的敏感节点中插入C单元来加固。C单元的结构如图2所示,当两个输入端的逻辑值相同时,两个堆叠的NMOS或者PMOS就会同时导通,输出与输入逻辑相反,这时C单元的功能与反相器类似。而当两个输入端有一个因为单粒子传输(SET)使其输入了一个毛刺,则C单元输出端会进入高阻模式,输出逻辑值将会保持不变。在抗辐射电路设计中,结合使用C单元可以采用图3中所提出的方法来消除单粒子传输所产生的毛刺错误。当Din输入信号存在毛刺时,可以将其分为两路信号输入到C单元中,一路信号经过延迟,而另一路则直接输入到C单元中,因为C单元的两个输入端处于不同的逻辑值,则输出会保持不变,阻止了毛刺的继续传播。由这种方法设计的抗辐射电路中只增加了一些反相器和一个C单元,不会占用很多的芯片面积,可以有效地节省成本。4标准单元的设计为了使本文所设计的标准单元能被自动布局布线工具所使用,所有单元的版图都采用相同的高度,宽度是接触孔最小间距的整数倍。图4所示为一个反相器版图结构。为了避免在辐射环境中标准单元产生单粒子闩锁效应(SEL),本文在所有的标准单元版图中都加入了两条保护环,一条紧挨着NMOS的P+保护环和一条紧挨着PMOS的N+保护环。为了节省自动布局布线工具所能使用的布线金属层,本文所设计的标准单元除了触发器外都只用多晶硅层和金属1层进行布线。在保护环上加入少量的接触空间,并用金属1层连接到电源或地上。这样当使用布局布线工具进行版图设计时,所有的单元会紧挨在一起,保护环也会随之连接起来,达到了抵御SEL的能力,同时也节约了版图面积。5环形振荡的单元延迟测量为了验证本文所设计的标准单元的抗辐射能力和性能能满足抗辐射超大规模数字电路设计要求,本文基于65nm设计了一个测试电路,用于测量每个单元的每个输入到输出的延迟信息,以及后期的抗辐射能力评估。在验证单元的传播延迟的方法中,基于环形振荡器的方法永远是首选,因为其简单和方便。该方法仅仅测量环形振荡器的频率,就可以得到每个单元的延迟。设计一个单元环,如果外部加一个使能电平,然后就可以测量环形振荡器的输出频率。对频率取倒除以振荡器中所使用的单元数目就可以计算出单元的延迟。频率大小依赖于使用的单元数目、工艺、输出负载以及单元的驱动强度。每个单元的延迟由公式(2)给出:其中f是环形振荡器的输出频率,N是环中的单元数目。这种方法是非常精确的,仅仅测量频率就可以计算环中单个单元的延迟以及在这个频率下的功耗。从图5中可以看出,该芯片由一个6位到48位的译码器、44个环形振荡器、1个10位的计数器以及2组分别由3000个或6000个反相器链和触发器组成的测试电路组成。当译码器使能信号Enable为低电平时,译码器不工作,输出选择信号使能信号全为低电平,使得环形振荡器不工作,输出端ROs_out没有方波信号输出。而当Enable为高电平时,给定一个输入地址译码器有一位输出变为高电平,选中一个环形振荡器并且传输门打开,该环形振荡器开始工作并将信号输出到总线上,经过一个缓冲器后直接驱动输出IO单元,同时该信号也进入一个10位的分频器后经过一个缓冲器驱动IO单元。传统的环形振荡器中,使能信号都加在一个与非门的输入端。与非门的加入使环形振荡器的单元不一致,会影响最后测量并计算得到的每个单元的延迟值。所以本文所设计的环形振荡器中所使用的单元都一致,一个控制使能信号经过一个大驱动的反相器输入到其中一个单元中PMOS的漏极,而该PMOS的衬底同其他单元一样接高电平。这样可以减少不必要的单元的加入影响延迟的测量,并能够使整个环形振荡器的版图连续。6单元延迟和延迟的测量图6是本文设计流片的芯片照片。上面部分为抗辐射标准单元的测试电路,而下面为IO接口单元的测试电路。这两部分测试电路分别独立封装互不影响。该芯片测试的时候使用FPGA产生使能信号和环形振荡器的地址信号,然后测量环形振荡器的输出。所需要测量的信号有两个ROs_O和Freq_O,ROs_O是没有经过分频器、从环形振荡器中直接输出的信号,而另一个信号Freq_O是经过10位分频器后输出到IO上的信号。为了将版图后仿真测得的单元延迟与硅片上实际运行并测得的延迟相比较,本文对该芯片分别在-30℃、25℃和80℃三个温度下对电路进行了测试,并测量输出信号频率,按公式(2)换算成每个单元的延迟值。表1中给出了在温度为25℃时几个单元的测量值,以及同一个单元在不同温度下延迟的差异。从表1中可以看出在同样的温度下对于INVX0单元版图后仿真与实际测量得到延迟偏差在5%左右。而当温度从-30℃变到80℃时仅有7.51%的变化。7测试芯片的设计本文提出并设计了一个65nm抗辐射标准单元库,