第九章-金属化与多层互连-硅集成电路工艺基础教学课件

第九章金属化与多层互连

金属及金属性材料在集成电路技术中的应用被称为金属化。按其在集成电路中的功能划分，金属材料可分为三大类：

MOSFET栅电极材料：早期nMOS集成电路工艺中使用较多的是铝栅，目前CMOS集成电路工艺技术中最常用的是多晶硅栅。

互连材料：将芯片内的各独立元器件连接成具有一定功能的电路模块。铝是广泛使用的互连金属材料，目前在ULSI中，铜互连金属材料得到了越来越广泛的运用。接触材料：直接与半导体接触，并提供与外部相连的连接点。铝是一种常用的接触材料，但目前应用较广泛的接触材料是硅化物，如铂硅(PtSi)和钴硅(CoSi2)等。集成电路中使用的金属材料，除了常用的金属如Al，Cu，Pt，W等以外，还包括重掺杂多晶硅、金属硅化物、金属合金等金属性材料。9.1、集成电路对金属化材料特性的要求与n+，p+硅或多晶硅能够形成欧姆接触，接触电阻小；长时期在较高电流密度负荷下，抗电迁移性能要好；与绝缘体（如SiO2）有良好的附着性；

耐腐蚀；

易于淀积和刻蚀；

易于键合，而且键合点能经受长期工作；多层互连要求层与层之间绝缘性好，不互相渗透和扩散。9.1.1、晶格结构和外延生长特性的要求金属材料特性与其晶格结构有关，集成电路中金属薄膜：外延生长单晶膜具有最理想的特性。采用外延生长可以消除缺陷，晶体结构好，提高金属薄膜的性能，降低电阻率和电迁移率，得到良好的金属/半导体接触或金属/绝缘体接触界面。

9.1.3、机械特性、热力学特性以及化学反应特性多层薄膜体系中通常有应力存在，如图所示，(a)存在张应力，(b)存在压应力。

通常总的应力σ可以分为固有应力σi，和热应力σth两部分，即σ

=σi+σth

。

固有应力主要由薄膜的淀积条件决定，通过优化生长过程可以减小。热应力可由下式计算：

Ef杨氏模量，Vf泊松系数，αF与αS为薄膜和衬底的热膨胀系数，T1为工作时温度，T2为生长(或退火)温度。可见减小热应力，最重要的是选择热膨胀系数相近的材料。应力的存在对互连体系可靠性产生严重影响，应力可导致互连线出现空洞，互连材料的电迁移也与应力的存在有关。

多层薄膜体系的应力可以通过淀积生长适当的覆盖层来减弱，若第一层薄膜受张应力，当覆盖层为受压应力时，经过退火后应力转移，主要集中在覆盖层，而原有薄膜所受应力减小。选择合适的覆盖层对减小薄膜中的应力非常重要。

除了应力之外，金属材料在半导体材料中的扩散、材料的热力学特性以及化学反应特性在互连材料的选取以及结构设计时都是必须考虑的问题。

铝是一种经常被采用的金属互连材料，主要优点是:在室温下的电阻率仅为2.7μΩ·cm；与n+、p+硅或多晶硅的欧姆接触电阻可低至10-6Ω/cm2；与硅和磷硅玻璃的附着性很好；经过短时间热处理后，与SiO2、Si3N4等绝缘层的黏附性很好；易于淀积和刻蚀。9.2、铝在集成电路技术中的应用铝应用于集成电路中的互连引线，主要是采用溅射方法制备，淀积速率快、厚度均匀、台阶覆盖能力强。9.2.1、金属铝膜的制备方法(2)Al与SiO2的反应Al与SiO2反应对于Al在集成电路中的应用十分重要：Al与Si接触时，可以“吃”掉Si表面的自然氧化层，使Al/Si的欧姆接触电阻降低；Al与SiO2的作用改善了集成电路中Al引线与下面SiO2的黏附性。9.2.3、Al/Si接触中的尖楔现象宽度为w，厚度为d的铝引线，与硅接触的接触孔面积为A，如图所示。尖楔现象：由于硅在铝中的溶解度较大，在Al/Si接触中，Si在Al膜的晶粒间界中快速扩散离开接触孔的同时，Al也会向接触孔内运动、填充因Si离开而留下的空间。如果Si在接触孔内不是均匀消耗，Al就会在某些接触点，像尖钉一样楔进Si衬底中去，如果尖楔深度大于结深，就会使pn结失效，这种现象就是Al/Si接触中的尖楔现象。影响尖楔深度和形状的因素1.Al-Si界面的氧化层厚度如果氧化层厚度比较薄，由于Al膜可以“吃”掉薄的SiO2，使Al/Si作用面积较大，尖楔深度比较浅。如果氧化层厚度比较厚，Al/Si作用面只限于几个点，尖楔深度较深。2.衬底晶向对尖楔的形貌有影响双极集成电路采用(111)硅衬底，由于(111)面原子面密度大，面间距大，尖楔倾向于横向扩展。MOS集成电路采用(100)硅衬底，尖楔倾向于垂直扩展，更容易使pn结短路。2、铝-掺杂多晶硅双层金属化结构

在SiO2衬底上淀积未掺杂多晶硅，接着淀积铝膜，腐蚀掉铝膜后，SiO2衬底上出现一个个分离的大晶粒，原来连续的多晶硅薄膜不复存在。

当Al与多晶硅接触时，在退火过程中，多晶硅晶界处硅原子自由能比较高，因而晶界处硅原子将向晶粒上的铝膜运输，并在那儿析出淀积，形成多晶硅重组现象。

由于Al-Si合金存在Si析出的问题，Al/Si接触还可以采用铝-掺杂多晶硅双层金属化结构。多晶硅重组现象

对于Al和重磷或重砷掺杂的多晶硅接触，这种重组现象不存在。可能是因为杂质磷(砷)在多晶硅晶粒间界分凝，使晶粒间界硅原子的自由能减小，降低了这些硅原子在铝中的溶解度。

因此可以在淀积铝薄膜之前，先淀积一层重磷或重砷掺杂的多晶硅薄膜，构成Al-重磷(砷)掺杂多晶硅双层金属化结构。

Al-掺杂多晶硅双层金属化结构已成功地应用于nMOS工艺中。铝-掺杂多晶硅双层金属化结构电迁移现象：随着芯片集成度的提高，互连引线变得更窄、更薄，电流密度越来越大。在较高的电流密度作用下，互连引线中的金属原子将会沿着电子运动方向进行迁移，这种现象就是电迁移。1、电迁移现象的物理机制电子风力：当互连引线中的电流密度较高时，静电场力Fei驱动电子由阴极向阳极运动。高速运动的电子与金属原子发生动量交换，原子受到猛烈的电子冲击力，这就是电迁移理论中的电子风力Fwd。同时，金属原子还受静电场力Fei的作用。当互连引线中的电流密度较高时，电子风力Fwd大于静电场力Fei，金属原子受到电子风力的驱动，产生了从阴极向阳极的定向扩散，即发生了金属原子的电迁移。在相反方向将有质量耗尽，产生空位的聚合。9.2.5、电迁移现象及其改进方法三叉点：在三个晶粒交界处，此时电子风推动原子从一条边界流入，从另外两条边界流出。这个过程造成了质量的流失，形成了空洞。当电流反向流动时，就产生了质量堆积，形成小丘。因此，“三叉点”数量的减少会使引线发生电迁移的可能性下降。

电迁移现象的结果：在一个方向形成空洞，使互连引线断裂开路，而在另一个方向则由于铝原子的堆积而形成小丘，造成光刻的困难和多层布线之间短路，从而使整个集成电路失效。金属原子在薄膜中的输运过程是扩散过程，主要是沿晶界进行的。2、中值失效时间MTF常用电迁移中值失效时间（MTF）来描述电迁移引起的失效。中值失效时间：同样的直流电流试验条件下，50％的互连引线失效所用的时间。失效判据为引线电阻增加100％。中值失效时间正比于引线截面积A＝dw，因为它决定了造成引线断开的最小空洞尺寸；反比于质量输运率，即质量输运率越低，中值失效时间应当越长。3、改进电迁移的方法

“竹状”结构的铝引线与通常Al引线结构不同，组成多晶体的晶粒从下而上贯穿引线截面，整个引线截面图类似有许多“竹结”的一条竹子，晶粒间界垂直于电流方向，所以晶粒间界的扩散不起作用，铝原子在铝薄膜中的扩散系数和在单晶中类同，从而可使MTF值提高二个数量级。(1)结构的影响和“竹状”结构的选择多晶铝引线的电迁移现象随晶粒尺寸增大而减弱，MTF增大。此外，还与铝薄膜的择优取向有关，电子束蒸发铝薄膜择优取向为<111>晶向，它的MTF值比溅射的铝薄膜大2-3倍。

在铝中附加合金成份，最常用的是Cu。

使金属化材料由纯Al变为Al-Si(1-2％)-Cu(4％)合金，这些杂质在铝的晶粒间界分凝可以降低铝原子在铝晶粒间界的扩散系数，可以使MTF值提高一个量级。但缺点是使引线的电阻率增加、Al-Si-Cu合金不易刻蚀、且易受Cl2腐蚀。

(3)

三层夹心结构

在两层铝薄膜之间增加一个约500Å的过渡金属层。

经过退火，在两层铝之间将形成金属化合物，它们是很好的铝扩散阻挡层，可以防止空洞穿透整个铝金属化引线；同时在铝晶粒间界也会形成化合物，降低铝原子在铝晶粒间界中的扩散系数，从而减少了铝原子的迁移率，防止空洞和小丘的形成。这种方法可以使MTF值提高2-3量级，但是工艺比较复杂。

(4)改进电迁移的另一种有效方法是采用新的互连金属材料，如Cu。(2)

Al-Cu合金或Al-Si-Cu合金金属铜的电阻率小于2.0μΩ·cm，低电阻率可以减小引线的宽度和厚度，从而减小了分布电容，并能提高集成电路的密度。此外，铜的抗电迁移性能好。使用低K材料作为介质层，减小了分布电容，对降低互连线延迟时间同样起到重要的作用。采用低电阻率的互连材抖和低介电常数的介质材料可以有效的降低互连系统的延迟时间，例如使用铜作为互连材料，低K材料作为介质层。因此铜及低K介质互连体系，已成为集成电路进入深亚微米阶段以后，为了降低互连线延迟时间所选择的材料。9.3.2、以Cu作为互连材料的工艺流程Cu的性质与铝不同，不能采用传统的以铝作为互连材料的布线工艺。以Cu作为互连的集成技术是IC制造技术进入到0.18μm及其以下时代必须面对的挑战之一。

对以Cu作为互连的工艺来说，目前被人们看好并被普遍采用的技术方案是双大马士革(DualDamascene)

(双镶嵌)工艺。主要特点：对任何一层进行互连材料淀积的同时，也对该层与下层之间的通孔(Via)进行填充，而CMP平整化工艺只对导电金属层材料进行。与传统的互连工艺相比，工艺步骤得到简化，工艺成本也相应降低。

(1)在前层互连层平面上淀积刻蚀停止层，如Si3N4；(2)淀积厚的互连介质材料，如SiO2或低K介质材料；(3)形成刻蚀引线沟槽的光刻胶掩膜图形；(4)以光刻胶作为掩膜在介质层上刻蚀引线沟槽；(5)去除光刻胶；(6)形成刻蚀通孔的光刻胶掩膜图形；9.3.3、低K介质层材料和淀积技术低K介质材料是指介电常数比SiO2低的介质材料，介电常数一般小于3.5。采用低K介质可以减小寄生电容，减小互连延迟时间，从而提高了集成电路的速度。

低K介质的淀积工艺，主要有旋涂工艺(spin

on)和CVD工艺。旋涂工艺具有工艺简单、缺陷密度比较低、产率高、易于平整化、无需使用危险气体等优点；CVD工艺与IC工艺兼容、反应剂的成本比旋涂液的成本低，但CVD设备较贵，可适合应用的材料受到限制。目前研究的低K介质材料，按其K值的范围可分为三类：①K=2.8-3.5；②K＝2.5-2.8；③K≤2.0。K值在2.8-3.5之间的低K材料，主要有HSQ薄膜、掺氟的氧化物、低K的SOG旋涂玻璃(SpinonG1ass)三种。K值在2.5-2.8之间的低K材料有许多种，其中基于旋涂工艺的低K介质材料主要有PAE、含氟的聚酰亚胺、BCB、有机硅氧烷聚合物等。目前研究的K值小于2.0的极低K介质材料主要有多孔型气凝胶薄膜材料、石英气凝胶薄膜材料和多氟的特富龙薄膜材料等。

低K介质刻蚀后的清洗包括物理和化学清洗两种方式。物理清洗主要是利用清洗剂(如去离子水等)对残留物的物理冲刷作用，清除表面残留物。化学清洗是利用清洗剂与残留物的化学反应，形成易挥发或易溶解的产物。

为了获得好的清洗效果，通常需要物理清洗和化学清洗相结合，要求清洗工艺既能有效清除残留物又不对低K介质和通孔底层Cu表面造成损伤。对通孔底部的Cu表面进行还原处理，以减小通孔的接触电阻；去除介质上的各种残留物；在淀积金属势垒层材料之前，必须要完全去除介质结构特别是在侧墙表面的Cu离子的污染。低K介质刻蚀后的清洗9.3.4、势垒层材料技术势垒层的作用：防止Cu扩散和改善Cu的附着性；作为CMP和刻蚀工艺的停止层；保护Cu薄膜和低K介质层不受工艺和环境因素造成的氧化和腐蚀效应的影响。（CMP后，有效清洁后淀积介质势垒层材料）势垒层包括介质势垒层和金属势垒层两种。实际上在低K介质层要插入介质势垒层，防止低K介质在工艺过程或环境中吸潮而影响性能。介质势垒层材料的介电常数要低、刻蚀选择性和抗扩散性能要好。Si3N4是常用的介质势垒层材料：具有很好的介质势垒层特性、刻蚀选择性和CMP选择性较高、抗Cu扩散和氧化的能力高、钝化能力好，缺点是介电常数较高(K～7.8)，使互连电容增加。新型低K介质势垒层材料：SiC是新的介质势垒层材料，介电常数比Si3N4材料低(K＝4-6)。SiOCH和SiOCNH是一种新发展的介质势垒层材料，它们的K值分别在3.9-4.3和4.2-5.1之间。介质势垒层金属势垒层的主要作用是防止Cu的扩散，同时保证可靠的电学接触。目前研究的导电势垒层材料有WN，TiN，Ta，TaN等。

TaN和Ta比TiN有更好的势垒层特性。Ta和TaN作为扩散势垒层，经过30分钟400～500℃的退火过程后，仍保持好的抗Cu扩散性能。与Ta相比，TaN与介质层有更好的黏附性和防止Cu离子扩散性能，可靠性更好。金属势垒层9.3.5、金属Cu的淀积技术利用溅射和CVD方法对沟槽和通孔进行金属Cu的填充淀积时，容易形成孔洞，抗电迁移能力差。因此在Cu互连集成工艺中，向通孔和沟槽中填充Cu的工艺，目前普遍采用的是具有良好台阶覆盖性、高淀积速率的电镀或化学镀的方法。电镀法在电镀法填充Cu的工艺中，一般是采用CuSO4与H2SiO4的混合溶液作为电镀液，硅片与外电源的负极相接，通电后电镀液中的Cu2+由于受到负电极的作用被Cu籽晶层吸引，从而实现了Cu在籽晶层上的淀积。为了保证高可靠性、高产率及低电阻的通孔淀积，通孔的预清洁工艺、势垒层和籽晶层的淀积工艺，通常需要在不中断真空的条件下、在同一个淀积系统中完成。化学镀与电镀工艺不同的是无需外接电源，它是通过金属离子、还原剂、复合剂、pH调节剂等在需要淀积的表面进行电化学反应实现Cu的淀积。Cu-CVD工艺

尽管利用CVD方法向通孔和沟槽中填充Cu，可靠性比较差，但与电镀或化学镀工艺相比，采用CVD方法与CMOS工艺有更好的工艺兼容性。因此，优化Cu-CVD工艺，发展无空洞的厚膜淀积工艺，是Cu-CVD工艺的一个重要研究内容。化学镀Cu填充后的退火工艺非常重要。电镀填充的Cu金属层存在自退火效应，可导致Cu薄膜的电阻率下降18-20%，这种自退火效应引起的电阻下降与Cu的再结晶有关，并且在经过一段时间以后，电阻率将趋于稳定。为了使电镀淀积Cu的方块电阻、表面硬度和CMP的磨蚀率等性能达到稳定，需要在温度高于150℃进行60秒以上的退火。退火9.4、多晶硅及硅化物9.4.1、多晶硅栅技术

MOS场效应晶体管开启电压VT：多晶硅栅取代铝栅，可使p沟MOS器件的开启电压绝对值降低1.2-1.4V左右。

硅栅自对准技术：在光刻刻蚀形成栅极后，无需再做掩蔽层，在多晶硅栅的掩蔽下，自对准地进行源漏区的掺杂，并同时完成多晶硅栅的掺杂。

解决了光刻套刻栅时要求的栅-源、栅-漏的重叠，不但可减少栅的面积，同时还可以使器件几何尺寸做得更小，从而可以提高集成电路的集成度和速度。9.4.2、多晶硅薄膜的制备技术多晶硅薄膜可采用LPCVD方法，在600～650℃的温度范围内，用硅烷热分解淀积，反应式如下：

可选用纯硅烷，也可选用被氮或氩气稀释的硅烷，淀积时的压强为26.66～133.3Pa。用LPCVD方法淀积多晶硅，由于压力很低，所以气相质量输运系数很高，多晶硅薄膜的淀积生长过程主要由表面反应速率控制。表面反应速率主要受温度影响，精确控温是很容易实现的，因此用LPCVD系统淀积多晶硅薄膜的均匀性和可重复性都比较好。9.4.3、多晶硅互连及其局限性随着集成电路的进一步发展，器件尺寸缩小，薄膜厚度变薄，作为互连材料的多晶硅薄膜，高电阻率已成为提高集成电路速度的限制因素之一，延迟时间常数RC与电阻率和方块电阻有如下的关系：R为方块电阻，l为互连引线长度，d和w分别为引线的厚度与宽度，

ox和tox分别为硅互连引线下面的绝缘层的介电常数和厚度。

RC时间常数与引线方块电阻成正比，与线长度平方成正比，与绝缘层厚度成反比。考虑到边缘效应，RC时间常数也将随着线宽减小而增加。采用三种不同加工尺寸(5

m,1

m,0.5

m)时，多晶硅互连、硅化物互连和纯金属互连的延迟时间与芯片面积的关系。

从图中可知，对于5μm加工技术，多晶硅作为互连引线，可以与集成电路典型时延τg相适应；当加工精度提高到1μm时，多晶硅作为互连已经完全不适应需要了，必须代之以硅化物互连或纯金属互连；而对于亚微米技术，则几乎所有互连引线都已成为速度的限制因素。9.4.4、多晶硅氧化在硅工艺的氧化过程中，如果表面存在多晶硅薄膜，也会同时进行氧化。但是，多晶硅由许多晶粒组成，氧化机制与单晶硅的情况有些不同。在硅工艺中多晶硅通常是重掺杂的，用来作为局部互连、MOS器件的栅电极和双极器件的发射区。掺杂将大大增加多晶硅的氧化速率。多晶硅的晶粒间界具有高密度缺陷和悬挂键，高密度的缺陷使氧化剂的扩散比较快；而高密度悬挂键的存在，使氧化的表面化学反应常数的激活能降低，二者都使晶界处的氧化速率增大，造成晶界处的增强氧化。硅氧化为SiO2时，其体积增大2.2倍。对于多晶硅薄膜，晶粒间界的增强氧化势必挤压周围的晶粒，产生应力，从而产生缺陷，更会增强晶界处的氧化。

由于分凝现象，许多n型杂质更倾向于保留在多晶硅中，而不是存在于生成的二氧化硅中。氧化之后在靠近界面的多晶硅中，形成很高的掺杂浓度；另外，为了提高多晶硅的导电性，往往也对多晶硅进行高磷掺杂，这将使多晶硅中的杂质浓度可能达到磷在硅中的固溶度水平，在极端情况下，会出现磷硅(SiP)相。用HF去除氧化层时，SiP可溶于HF，在多晶硅层中会留下孔洞。9.4.5、难熔金属硅化物的应用硅化物由于较低的电阻率，高温稳定性好，抗电迁移能力强，制备工艺与现有硅栅工艺兼容，因而已被广泛使用在ULSI中。难熔金属硅化物如TiSi2、TaSi2、MoSi2和WSi2等，主要用于做栅和互连材料；亚贵金属硅化物如PtSi和PdSi2主要适用于做欧姆接触材料。9.4.6、硅化物的淀积方法1共溅射方法：按原子比的要求，从两个不同的元素靶逐次溅射难熔金属和硅，组成精细的多层结构，然后退火形成硅化物，是目前最广泛使用的方法之一。（共溅射还可以同时由两个靶溅射难熔金属和硅到衬底上。）优点是能分别控制难熔金属和硅原子数，得到各种比例的MxSiy合金；可以溅射各种金属于各种衬底上；在溅射之前可以进行反溅射，以取得洁净表面。2共蒸发方法：按一定的原子比，用电子束同时蒸发难熔金属和硅；或者如同共溅射一样，逐层蒸发难熔金属和硅，形成多层结构。因为真空度较高，可以取得高纯金属膜。但电子束造成的辐照损伤需要在一定温度下退火才能消除。3溅射或蒸发单层难熔金属于多晶硅衬底上，在退火过程中，难熔金属与多晶硅(硅)衬底反应形成硅化物。4合金靶溅射：以一定原子数比例，将难熔金属和硅粉末热压形成合金靶，然后直接溅射到硅(多晶硅)或SiO2上。方法简单，易于使用。但是由于粉末在热压制备成合金靶时易于被氧化和玷污，得到的硅化物薄膜电阻率比较高。金属和硅的原子比不可调节。5化学汽相淀积(CVD)硅化物：包括APCVD，LPCVD和PECVD。LPCVD淀积的硅化物台阶覆盖好，PECVD淀积温度低，产量较高，是有发展前途的方法。LPCVD生长的WSi2已开始用于实际生产。9.4.7、硅化物的形成机制9.4.8、硅化物的结构9.4.9、硅化物的电导率绝大部分过渡金属硅化物都有良好的导电性，导电机构类似于金属。硅化物薄膜的电导率受薄膜淀积技术、杂质含量及退火条件等因素影响。(1)硅化物薄膜的电学性质受硅与金属的原子比的影响。Si/M大于2时，电阻率将随Si/M的增大而增大。(2)硅化物薄膜的晶粒尺寸对电阻率的影响。晶粒尺寸增大，晶粒间界减少，电阻率下降。(3)硅化物薄膜中杂质的影响(主要是O,N,C,Ar等)。在硅化物薄膜制备过程中引入的杂质使硅化物薄膜的性能变坏，电阻率增加。(4)退火条件的影响。退火是降低硅化物电阻率的有效办法。退火使晶粒尺寸增大，薄膜的电阻率下降。

电阻率随退火温度和退火时间变化都有饱和特性，退火温度越高，电阻率达到极小值所需时间越短。9.4.10、硅化物的氧化硅化物广泛用于集成电路的栅互连材料，关键因素之一就是因为难熔金属硅化物也能氧化生成稳定、致密的氧化层。硅化物的氧化过程由下述四步完成：(1)硅衬底释放硅原子的反应过程；(2)由硅衬底提供的硅原子扩散通过硅化物层到达硅化物-SiO2界面；(3)氧化剂以扩散方式通过已生成的SiO2层；这是硅化物氧化速率的最终限制因素。(4)氧化剂在硅化物-SiO2界面上与硅反应生长SiO2。在氧化过程中，除了晶粒略有增大外，硅化物的性质和厚度都没有明显变化。得到的SiO2其介电性能也可以与硅或多晶硅生长的SiO2相比拟。9.4.12、多晶硅/硅化物复合栅结构硅化物直接替换多晶硅做栅和互连材料时，由于硅化物在形成过程中有较大的应力产生，容易在薄栅SiO2中及其硅衬底表面引入缺陷，使MOS器件的电学性能和稳定性都变坏。目前最广泛采用的是多晶硅/硅化物复合栅结构。它既可以保持良好的多晶硅/SiO2界面特性、硅栅器件的可靠性和工艺稳定性，又可以使引线电阻降低一个量级以上。

9.4.11、硅化物肖特基势垒

多晶硅/硅化物复合栅中，多晶硅/WSi2的厚度比增大时，薄层电阻增大，因此应尽可能降低多晶硅/硅化物的厚度比。

但是过薄的多晶硅层将影响多晶硅/SiO2界面，不能保持稳定的、良好的多晶硅/SiO2界面特性。9.5、大规模集成电路与多层互连随着集成电路集成度的扩大，互连线所占面积已经成为决定芯片面积的主要因素，互连线导致的延迟已经可以与器件的门延迟相比较，右图给出了几种金属材料单位长度连线RC常数与器件特征尺寸的关系。互连系统已经成为限制集成电路技术发展的重要因素，单层金属互连已经无法满足需要，必须使用多层金属互连技术。9.5.1、多层金属互连技术对超大规模集成电路的意义首先，多层金属互连技术可以使集成度进一步提高。使用多层互连可以使单位芯片面积上可用的互连线面积成倍增加。其次，使用多层金属互连可以降低互连线导致的延迟时间。此外，由于多层互连技术的使用，可以在更小的芯片面积上实现相同功能，这样在单个硅片上可制作出更多芯片，从而可以降低单个芯片的成本。当然互连线每增加一层，需要增加两块掩模版，而且还可能导致总成品率的下降，互连线层数也不是越多越好。9.5.2、多层金属互连技术对材料的要求如图是一个双层金属互连体系的示意图，多层金属互连的结构也类似。第一层金属与多晶硅栅/局域互连层之间的绝缘介质层被称作PMD(前金属化介质层)；金属层之间的绝缘介质被称作IMD(金属间介质)；PMD上光刻孔称为接触孔(contacts)，实现第一层金属与栅及硅的连接；IMD上的光刻孔称为通孔(via)，实现金属层之间的连接。互连体系中使用的材料，包括了金属材料和绝缘介质材料两大类。l.金属材料

金属材料在多层金属互连体系中使用时需要满足以下条件：(1)低的电阻率；(2)表面平整；(3)能抵抗电迁移；(4)易于键合；(5)稳定性，机械和电学性能在经过后续工艺以及长时间工作后保持不变；(6)抗腐蚀；(7)不会污染破坏器件、硅片以及加工设备；(8)淀积生长的薄膜厚度和结构的可控制性；(9)可各向异性刻蚀且对衬底和掩蔽材料有好的选择性；(10)好的台阶覆盖；(11)薄膜反射系数可控，以利于进行光刻；(12)金属化薄膜最好是化合物形态；(13)每层都可以是以合金态淀积生长且合金组分可控；(14)淀积过程中无缺陷生成；(15)低的薄膜应力；(16)淀积生长和图形转移过程应该具有经济性。多层金属互连中的介质材料包括：以硅烷为源CVDSiO2，以TEOS为源PECVDSiO2，PECVDSi3N4，SOG，HDP-CVDSiO2，低K介质。

多层金属互连对绝缘介质材料的要求如下：(1)低介电常数；(2)高击穿场强；(3)低泄漏电流，体电阻率大于1015Ω·cm；(4)低表面电导，表面电阻率大于1015Ω·cm；(5)不会吸潮；(6)低的薄膜导致的应力：(7)与铝膜的附着性要好，对附着性差的金属，在金属层与介质层之间需要使用衬垫层；(8)与上下介质层的附着性要好；(9)温度承受能力在500℃以上；(10)易刻蚀(湿法或干法刻蚀)；(11)允许氢气氛围下加工没有电荷或偶极矩的聚集区；(12)没有金属离子；(13)好的台阶覆盖且不形成凹角；(14)好的厚度均匀性；(15)对掺杂的氧化层，好的掺杂均匀性；(16)低缺陷密度；(17)无挥发性残余物存在。

对于PMD介质要求温度承受能力在800℃以上。实际上当使用了铝材料以后，后续工艺温度不会超过450℃。2.绝缘介质材料9.5.3、多层互连的工艺流程当器件制备工艺结束以后，即进入互连工艺。首先淀积生长绝缘介质层；接下来要进行平坦化处理，以消除薄膜上的台阶；然后在介质层上刻出接触孔和通孔；再进行金属化，填充接触孔和通孔，形成互连线；如果不是最后一层金属，则继续进行下一层金属化的工艺沉程，如果是最后一层金属，则淀积钝化层，互连工艺完成。9.5.4、平坦化在集成电路制造过程中，经过多步加工工艺以后，硅片表面已经很不平整，特别是在金属化引线孔边缘处会形成很高的台阶。台阶的存在将会影响淀积薄膜的覆盖效果，在底角处，薄膜有可能淀积不到，使金属化引线发生断路，从而引起整个集成电路失效。台阶还可能导致薄膜淀积生长过程中形成空洞。随着互连层数的增加和工艺特征尺寸的缩小，对硅片表面平整度的要求也越来超高，金属层和介质层都需要进行平坦化处理，以减小或消除台阶的影响，改善台阶覆盖的效果。可以采用一些简单的方法改善硅片表面的平整度。例如，对真空蒸发来说，改善台阶覆盖的方法，是使用行星旋转式真空淀积装置，通过蒸发源和衬底相对方向的连续改变，有效地消除蒸发死角，从而增加淀积率的均匀性。也可采用磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)回流，使锐利的台阶变得平滑，大大改善台阶覆盖状况。图(a)是没有平坦化图形；图(b)是第一类平坦化技术，只是使锐利的台阶改变为平滑，台阶高度没有减小；图(c)是第二类平坦化技术，可以使锐利的台阶变为平滑，同时台阶高度减小。通过再淀积一层半平坦化的介质层作为覆盖层，即可达到这种效果，如在多晶硅上淀积BPSG；平坦化技术图(d)是第三类平坦化技术，是使局域达到完全平坦化，使用牺牲层技术可以实现局域完全平坦化；图(e)是第四类平坦化技术，是整个硅片表面平坦化，化学机械抛光(CMP)方法就是可实现整个硅片平坦化的方法。9.5.5、CMP工艺

CMP平坦化技术对金属层和介质层都可以实现全局平坦化，如图是CMP设备和工艺的示意图。对硅片进行CMP时，硅片被压在研磨盘上，硅片与研磨盘之间有一层研磨剂，硅片与研磨盘都以一定速率转动，利用研磨剂提供的化学反应和硅片在研磨盘上承受的机械研磨，把硅片表面凸出的部分除去，最终实现平坦化。CMP技术的基本工艺元素是磨盘和磨料：在许多情况下，CMP中往往要两个磨盘同时使用，其中较硬的磨盘能形成好的局部平整度，而较软的磨盘可提供大面积的磨蚀均匀度。对于磨料来说，要求具有高磨蚀率、较好的平整度、局部薄膜均匀性、高选择性等。磨料中包含有反应剂(氧化剂)和摩擦剂。摩擦剂颗粒的硬度一般要与所磨蚀的材料基本相同。CMP工艺在应用中最主要的问题：CMP终点探测，通常需要使用中止层作为CMP终点标志；研磨产物的清洗，现在主要使用刷洗、喷洗、超声波清洗等方法。在镶嵌结构的Cu互连技术中，对Cu的CMP是一个较大的技术挑战。Cu很软，又容易氧化，需要采用弱氧化剂和弱摩擦剂，而Ta却非常坚硬，