EDA课程设计时钟设计总结报告

《EDA技术与应用》课程设计总结报告项目名称：基于FPGA的数字时钟设计与实现学院：电气与电子工程学院班级：姓名：（学号：）课程设计时间：指导教师：电子信息工程系制2013年12月1日一、课程设计的目的与任务二、课程设计前的准备工作（包括资料查找、相关知识准备等）三、课程设计用的主要设备与材料四、课程设计内容与步骤1、24时制时钟底层部件程序:60进制计数器程序:LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYlpm;USElpm.all;ENTITYliushijishuIS PORT ( clock :INSTD_LOGIC; cout :OUTSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(5DOWNTO0) );ENDliushijishu;ARCHITECTURESYNOFliushijishuIS SIGNALsub_wire0 :STD_LOGIC; SIGNALsub_wire1 :STD_LOGIC_VECTOR(5DOWNTO0);COMPONENTlpm_counter GENERIC( lpm_direction :STRING; lpm_modulus :NATURAL; lpm_port_updown :STRING; lpm_type :STRING; lpm_width :NATURAL ); PORT( clock :INSTD_LOGIC; cout :OUTSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(5DOWNTO0) ); ENDCOMPONENT;BEGIN cout<=sub_wire0; q<=sub_wire1(5DOWNTO0); lpm_counter_component:lpm_counter GENERICMAP( lpm_direction=>"UP", lpm_modulus=>60, lpm_port_updown=>"PORT_UNUSED", lpm_type=>"LPM_COUNTER", lpm_width=>6 ) PORTMAP( clock=>clock, cout=>sub_wire0, q=>sub_wire1 );ENDSYN;24进制计数器程序:LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYlpm;USElpm.all;ENTITYtwentyfourIS PORT ( clock :INSTD_LOGIC; cout :OUTSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(4DOWNTO0) );ENDtwentyfour;ARCHITECTURESYNOFtwentyfourIS SIGNALsub_wire0 :STD_LOGIC; SIGNALsub_wire1 :STD_LOGIC_VECTOR(4DOWNTO0);COMPONENTlpm_counter GENERIC( lpm_direction :STRING; lpm_modulus :NATURAL; lpm_port_updown :STRING; lpm_type :STRING; lpm_width :NATURAL ); PORT( clock :INSTD_LOGIC; cout :OUTSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(4DOWNTO0) ); ENDCOMPONENT;BEGIN cout<=sub_wire0; q<=sub_wire1(4DOWNTO0); lpm_counter_component:lpm_counter GENERICMAP( lpm_direction=>"UP", lpm_modulus=>24, lpm_port_updown=>"PORT_UNUSED", lpm_type=>"LPM_COUNTER", lpm_width=>5 ) PORTMAP( clock=>clock, cout=>sub_wire0, q=>sub_wire1 );ENDSYN;2、24时制时钟顶层原理图:实验结果分析计算机功能仿真报告如下：附：24时制时钟简易实物电路216543说明：1—秒显示部分2—分显示部分3—时显示部分4—天显示部分5—FPGA开发板6—晶振时钟输出部分六、参加实验的收获与体会：这次实验进行过程中发现了自己存在的很多知识漏洞，并且在实验中真正学会了电子系统设计方面的一些知识。实验开始设计基本功能电路时我们进展得很顺利，当天即完成了基本计时功能。这次实验中积累了如下经验：1、系统设计进要行充分的方案论证，不可盲目就动手去做；2、实验中对每一个细节部分都要全面思考，要对特殊情况进行处理；3、对于数字系统，要考虑同步、异步问题；4、数字电路的理论分析要结合时序图；5、遇到问题，要顺藤摸瓜，分析清楚，不可胡乱改动，每做一次改变都要有充分的理由；中南大学信息院自动化梁雪林设计6、模块化设计方法的优点在于其简洁性，但是在实验设计中也发现，在实验最终电路确定之前，要尽量减少模块重叠嵌套，因为在总的电路敲定之前，电路还不成熟，很多地方需要改进，如果在开始时就进行多层模块化，里层模块电路的修改将影响其外层的全部电路，这样就是牵一发动全身，很显然，这样将导致电路设计的低效，所以在设计过程中，一定要尽量减少超过两层的模块；7、遇到问题花了很长时间没有解决掉，要学会想他人请教，别人的不经意一点，可能就能把自己带出思维死区。设计体会为期一周的EDA课程设计就要结束了，在这一周的实训中，我收获颇丰。在此次课程设计之前我对QUARTUS软件已经有了接触，但却没有很深的了解。在此次课程设计时我将老师上课的内容在复习理解的基础上有了深刻的理解，对VHDL语言也有了更加熟悉的认知。更重要的是对实验箱的功能及应用更熟14练了。本次课程设计是运用VHDL语言将模拟电子技术基础和数字电子技术基础以及电工电子技术的内容相结合，在此次设计的过程中发现了自己对理论知识认识的不足还有在动手操作方面还欠缺锻炼，因此我在此次课程设计的时候加深对老师所教的内容进一步复习，并且在上机练习的时候我就更加加强了对实践的重视。通过这次课程设计我还知道了在学习这条道路上我们不断要加强学习，还要有坚持不懈的学习精神。要将理论知识与实践相结合，要用理论指导实践，用实践来验证理论，让我们学于所用。在这次设计中，我学到了很多东西，尝试到了成功的喜悦，但也有不足的地方，时钟有一点延时，虽然不影响效果，但若能考虑到延时问题，这样既会让所设