集成电路综合实验课前导语

集成电路综合实验

电磁波与电路实验

上课地址：7108办公地址：3308课程引言课程目的：通过实验加深对射频、模拟和数模混合集成电路设计知识的理解；掌握使用商业用EDA工具软件进行电路设计，为以后的研究和工作打基础；掌握集成电路从设计、验证、流片到测试的全过程；以合理的方式完成正确的设计，为以后的创新性研究打基础。第一讲课程引言及相关基础课程安排器件特性参数仿真实验电路单元实验定制设计：模拟、射频、数模混合单元半定制设计：数字系统（选作）综合性实验设计流片（选优）期末考察：综合实验报告实验时间地点地点：7教108（IC设计室）；时间：每周四下午（4个学时）；实验课堂要求：课堂签到课堂讲授实验内容（15分钟）实验操作及数据记录撰写实验报告参考书目：[1]何乐年,王忆.模拟集成电路设计与仿真,北京：科学出版社，2008[2]ChristopherSaintandJudySaint，集成电路版图设计(影印版)，清华大学出版社，2004[3](美)黑斯廷斯著；王志功主译.模拟电路版图艺术,北京：清华大学出版社，2007[4]李智群，王志功.射频集成电路与系统.北京：科学出版社，2008[5]Cadence软件使用说明书[6](美)Samir

Palnitkar著；夏宇闻,胡燕祥,刁岚松等译,VerilogHDL数字设计与综合,北京：电子工业出版社，2004[7]马建国,孟宪元,FPGA现代数字系统设计,北京：清华大学出版社，2010

…相关基础(一)UNIX（LINUX）操作系统的基本操作实验课使用的工具均为unix（LINUX）环境下的软件，由于unix

（LINUX）系统比windows计算效率高、稳定性好，大部分的工程设计均基于该系统

Unix（LINUX）系统中可以使用窗口界面进行文件管理，也可以使用命令行的方式进行，后者的效率更高同windows中类似，利用鼠标的左键可以选中，移动文件和目录，移动过程中按照control键可以进行拷贝；右键可以进行相关操作命令行界面terminal的常用命令包括：

ls

－－list显示本目录下的内容

cd－－changedirectory改变目录

cp－－copy，也可以用controlc和controlv等快捷键

rm－－remove删除

ln－－link链接，类似于windows中建立快捷方式

gzip－－压缩文件

tar－－打包文件（二）集成电路设计方法

电路设计就是完成满足一定约束条件的、可以正确实现某种功能的电路产品。受到以下约束条件：速度、面积、功耗、可靠性、可测性…集成电路设计方法：自顶向下Vs自底向上抽象具体全定制方法适合于小规模的设计，半定制方法适合大规模设计.优缺点：

全定制设计方法半定制设计方法标准单元：用于构建电路的门电路一般设计成矩形，以便于集成如果进一步要求门电路满足高度相等，电源的宽度和位置相同等标准的形式，这样的门电路就称为标准单元在标准单元内部可能会有面积的浪费，但是有利于减小工作量并可能减少整体版图面积如果把常用的基本布尔逻辑都做成标准单元，任意逻辑电路的版图就可以用这些单元的版图搭建起来标准单元库的版图可以用到相同工艺的不同设计中更为重要的是，如果把某个数字电路内的逻辑功能全部用标准单元库中的单元来表示，即门级网表，就可以全部采用该库中的单元构建该电路的版图，这就是半定制的版图设计方法半定制设计过程：半定制方法Vs全定制方法比较（三）EDA概述EDA应用于三方面：

印制电路板的设计（PCB）可编程数字系统设计（CPLD、

FPGA、SOPC）

IC设计（ASIC,Soc）EDA软件功能分类：

设计工具（以人机接口环境为主）综合工具（处理设计目标）设计中采用的输入方法：数字IC设计：硬件描述语言，状态机，原理图模拟IC设计：图形输入，SIPCE语言输入

PLD设计：HDL语言输入，原理图，状态机，波形输入

PCB设计：原理图输入IC设计工具按其用途分类：（1）设计输入与仿真工具（Cadence公司的Virtuosocomposer、Verilog-XL、NC-verilog

）（2）综合工具（Synopsys公司的DCExpert，Cadence公司的BuilderGates，Magma公司的BlastRTL）（3）布局和布线（CadencePKS和SE-PKS，Synopsys的PhysicalCompiler,Magma公司的BlastFusion）（4）物理版图设计和验证工具（Cadence公司的VirtuosoLayoutEditor，Synopsys公司的ComsSE,Tanner公司的

L-edit）（5）模拟电路编辑与仿真（Synopsys公司的HSpice

，Cadence公司的SpectreSimulator,Tanner公司的S-edit）VHDL仿真行为综合逻辑综合可测性设计低功耗设计布局布线后仿真SynopsysAltaEpicSynopsysIKOSCadenceCompassSynopsysVantageVantageCadenceSynopsysSynopsysCompassMentorGraphicsCadenceAvant!MentorGraphicsSunriseSynopsysCompassEDA主要供应商：EDA业界三强：

Cadence，强项为IC版图设计和PCB设计

Synopsys，强项为逻辑综合

MentorGraphics，强项为PCB设计和深亚微米IC设计验证和测试CadenceEDA产品简介：

产品涵盖：包括系统顶层设计与仿真、信号处理、电路设计与仿真、PCB设计与分析、FPGA及ASIC设计以及深亚微米IC设计等。逻辑设计与验证工具：

Verilog-xl仿真器

LeapfrogVHDL仿真器

AffirmaNCVerilog仿真器

AffirmaNCVHDL仿真器

Verifault-XL故障仿真器

VeriSure代码覆盖率检查工具

EnvisiaBuildGates综合工具全定制IC设计工具：

VirtuosSchematicComposerAnalogDesignEnvironment

VirtuosLayoutEditorSpectraVirtuosoLayoutSynthesizer

Assura

dracula

DivaSysnopsys

公司主要产品

Apollo-II（为SoC设计服务的布局布线系统）

Hercules（层次化的物理验证）

PrimeTime（全芯片，门级静态时序分析）

Saber（混合信号、混合技术仿真器）

SaberDesigner（简单易用、交互能力强的设计工具）

VCS（先进的RTL及门级验证平台）

Vera（为功能验证提供测试向量自动生成）

Cosmos-Scope（图形化波形分析仪）

CosmosLE（自动化的版图全定制）

ComosSE（全定制的自动化仿真环境）

HSPICE（高精度电路仿真）

NanoSim（存储器和混合信号验证）

Mentor公司的主要产品：

MentorDFT（深亚微米集成电路的设计测试）

Calibreproductsuite（深亚微米集成电路的版图验证）

ModelSim

，Eldo

，MentorGraphics（深亚微米集成电路的系统设计仿真）

BlastRTL（高容量，快速的逻辑综合器和静态时序分析模块）

BlastFusion（完整的从门级网表到芯片的物理设计系统）（四）Cdence的系统组织结构大多数Cadence工具使用同样的库模型，库结构按目录结构组织数据，这利于不同工具之间的数据交互和一致操作。物理组织逻辑组织目录库子目录单元子目录视图TermsandDefinitions库（library）：特定工艺相关的单元集合单元（cell）：构成系统或芯片模块的设计对象视图（view）：单元的一种预定义类型的表示CIW：命令解释窗口属性（attributes）：预定义的名称-值对的集合搜索路径（searchpath）：指向当前工作目录和工作库的指针环境设置1.cshrc

文件设置

.cshrc文件中指定Cadence软件和licence

文件所在的路径2.cdsenv

文件设置

.cdsenv

文件包含了Cadence软件的一些初始设置，该文件用SKILL语言写，Cadence可直接执行；用于设置启动时的环境变量；3.cdsinit

文件设置

该文件是在Cadence中启动时运行的SKILL脚本文件。该文件配置了很多Cadence的环境配置，包括使用的文本编辑器、热键设置、仿真器的默认配置等。如果Cadence没有找到.cdsinit

文件，软件中的快捷键等功能都不能适用。4工艺文件（technologyfile)

技术文件包含了设计必需的很多信息，对设计，尤其是版图设计很重要。它包含层的定义，符号化器件定义，几何、物理、电学设计规则，以及一些针对特定Cadence工具的规则定义，如自动布局布线的规则，版图转换成GDSII时所使用层号的定义。ADE中对默认使用的spectre

仿真器来说，应当使用.scs