FPGA实验报告5 模4递增计数器

Lab5模4递增计数器 集成1101班实验目的熟悉用Quartus编译Verilog语言的方法。掌握用VerilogHDL语言描述模4递增计数器的方法。学会FPGAI/O引脚分配和实现过程。实验内容使用Verilog语言实现模4递增计数器。使用Lab4中D或JK触发器作为模块单元。得到仿真波形。使用DE0开发板下载。代码分析主模块实现对D_FF的调用和最后输出。输入时钟信号CP和控制信号nCR,输出NQ0和NQ1，表示一个两位二进制数。modulecounter(NQ0,NQ1,CP,nCR);outputNQ0,NQ1;inputCP,nCR;wireQ0,Q1;D_FFF0(Q0,~Q0,CP,nCR);D_FFF1(Q1,~Q1,Q0,nCR);assignNQ0=~Q0,NQ1=~Q1;endmoduleD_FF模块实现用D触发器计数。当Rd=0时，Q清零；当Rd=1时，在CP的上升沿，Q=D.moduleD_FF(Q,D,CP,Rd);outputQ;inputD,CP,Rd;regQ;always@(posedgeCPornegedgeRd)if(~Rd)Q<=1'b0;elseQ<=D;endmodule实验步骤（1）打开Quartus9.1软件，选择“File=>NewProjectWizard”，在弹出的窗口中输入项目的名称和存储位置。（2）单击两次Next后，选择实验板的具体型号。（3）在“File=>New”的窗口中选择建立Verilog文件。（4）单击OK后，在Quartus窗口的右方看到该文件，写入代码后选择“File=>Save”，将文件保存在与项目文件同样的位置即可。然后可以看到如下状态：（5）选择“Processing=》StartCompilation”开始编译，编译通过后可以查看生成的Report。（6）选择“file->new->vectorwaveeformfile”生成波形图，设置波形。（7）选择“processing-》generatefunctionalsimulationnetlist”,再选择“processing=》Startsimulation”，生成波形。（8）选择“assignment=》pins”设置引脚。（9）选择“Tools=>Programmer”，此时还没有在此项目中安装硬件。选择HardwareSetup安装硬件。因为DEO板是通过USB连接，故选择USB-Blaster。然后选择Close。(10)回到Programmer对话框，此时已经有硬件的相关信息。单击Start开始在DEO板上运行。实验结果在DEO开发板中测试，能实现预期结果。输入CP接button0,nCR接sw0,输出接LEDG0和LEDG1。当保持nCR=1时，按button0,LED显示呈现00，01，10，11跳变，实现了递增计数；当nCR=0时，实现清零。实验总结通过这个实验让我熟悉了与DEO实验板相关的一系列实验流程，掌握Quartus软件的一些常用操作。通过