电工与电子技术A2(13)-C6

第21章触发器和时序逻辑电路授课老师：蒙自明（物理与光电工程学院）Email:dianzijishu12@126.comCode:cheliang10回顾逻辑符号：&ABYCY=ABC逻辑表达式：

逻辑符号：ABYC>1Y=A+B+C逻辑表达式：逻辑符号1AY逻辑表达式：Y=A逻辑函数表示方法逻辑表达式逻辑状态表（状态表、真值表）逻辑图（逻辑符号构成的电路图）逻辑运算的基本法则组合逻辑电路的分析与设计8421BCD码编码表000输出输入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y3000111010000111100011011000000000011174LS139译码器功能表

输入输出SA0A1Y0110000011001101110

Y1Y2Y311101110111011121.1双稳态触发器21.2寄存器21.3计数器21.1双稳态触发器21.2寄存器21.3计数器21.1触发器触发器(flip-flop

)由门电路构成，是构成时序逻辑电路的基本单元。它是一种具有记忆功能，能储存1位二进制信息的逻辑电路。触发器的特点：我们把输入信号作用前的触发器状态称为现在状态(“现态”)，用Qn和Qn表示(或用Q和Q表示)；把在输入信号作用后触发器的状态称为下一状态(“次态”)，用Qn+1和Qn+1表示。①具有两个稳定的状态，用来表示电路的两个逻辑状态；②在输入信号作用下，可以被置成“0”态或“1”状态；③当输入信号撤消后，所置成的状态能够保持不变。一、电路结构和逻辑符号1基本RS触发器由两个与非门的输入端、输出端交叉连接构成。(反馈)信号输入端，低电平有效。互补输出端：Q=0、Q=1的状态称“0”态，Q=1、Q=0的状态称“1”态。RDSDQn+110010

10①RD=0、SD=1时：不论触发器原来处于什么状态次态都将变成“0”态，这种情况称将触发器置“0”或复位。RD端称为触发器的置“0”端或复位端(低电平有效)。二、工作原理1基本RS触发器0110RDSDQn+10101

011基本RS触发器②RD=1、SD=0时：不论触发器原来处于什么状态次态都将变成“1”态，这种情况称将触发器置“1”或置位。SD端称为触发器的置“1”端或置位端(低电平有效)。1110③RD=1、SD=1时：触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。RDSDQn+10101011

1保持101基本RS触发器0011RDSDQn+101010111保持0

0不定？1基本RS触发器④RD=0、SD=0时：Qn+1=Qn+1=1，不符合触发器的互补输出关系。并且当RD、SD同时由0变为1时，由于两与非门的延迟时间不等，使触发器的次态不确定。这种情况是不允许的。规定RS触发器要遵循RD+SD=1的约束条件。1.状态转移真值表1基本RS触发器三、基本RS触发器的功能描述将触发器的次态Qn+1与现态Qn，以及输入信号之间的逻辑关系用表格的形式表示出来，称为状态转移真值表，简称状态表或真值表。基本RS触发器状态真值表RDSDQnQn+1功能000×不允许001×0100Qn+1＝0置“0”01101001Qn+1＝1置“1”10111100Qn+1＝Qn保持1111RDSDQn+100不定01010111Qn简化真值表记忆！次态Qn+1的卡诺图1基本RS触发器2.特征方程描述触发器逻辑功能的函数表达式称为特征方程，又称状态方程或次态方程。描述触发器的状态转换关系及转换条件的图形称为状态转移图，简称状态图。011基本RS触发器3.状态转移图（状态图）RD=1SD=1RD=0,SD=1RD=1,SD=0圆圈表状态箭头表转移方向标注表转移条件RD=1SD=1RDSDQQ置1置0置1置1置1保持不允许1基本RS触发器工作波形图又称为时序图，是描述触发器的输出状态随时间和输入信号变化的规律的图形。4.波形图RD’SD’2可控（同步（钟控）

）RS触发器一、电路结构和逻辑符号所谓同步触发器就是要求只有在同步信号到达时，触发器的状态才能发生变化。而这个同步信号叫做时钟信号（时钟脉冲），用CP表示。二、工作原理－－－电平触发方式(上升沿触发)①CP＝0时，RD=SD=1，触发器保持原来状态不变。②CP＝1时，RD=R，SD=S工作情况与基本RS触发器相同。三、功能描述1.特征方程（CP＝1时）RSQn+100Qn01110011不定2.状态真值表（CP＝1时）2可控（同步（钟控）

）RS触发器SD’RD’不变不变不变不变不变不变置1置0置1置0不变3.状态转移图（CP=1）4.波形图（设初态为0）01R=0S=0R=0S=0R=1,S=0R=0,S=12可控（同步（钟控）

）RS触发器四、同步RS触发器存在的问题－－空翻现象在一个时钟脉冲周期（CP=1）中，触发器发生多次翻转的现象叫做空翻。由于在CP=1期间，G3、G4门为“开门”，都能接收R、S信号。所以，如果在CP=1期间R、S发生多次变化，则触发器的状态也可能发生多次翻转。为避免计数混乱，要求每来一个CP脉冲，触发器只发生一次翻转。

2可控（同步（钟控）

）RS触发器边沿触发方式的触发器有两种类型：一种是维持—阻塞式触发器，它是利用直流反馈来维持翻转后的新状态，阻塞触发器在同一时钟内再次产生翻转；另一种是边沿触发器，它是利用触发器内部逻辑门之间延迟时间的不同，使触发器只在约定时钟跳变时才接收输入信号。3边沿触发器同时具备以下条件的触发器称为边沿触发器：①触发器仅在CP某一约定跳变沿到来时，才接收输入信号；②在CP=0或CP=1期间，输入信号的变化不会引起触发器输出状态变化。优点：不仅克服了空翻现象，而且大大提高了抗干扰能力。21.1.2主从JK触发器1.电路结构从触发器主触发器反馈线CP

CP1互补时钟控制主、从触发器不能同时翻转RS

C从触发器QQQSDRD

C主触发器JK2.工作原理主触发器打开主触发器状态由J、K决定，接收信号并暂存。从触发器封锁从触发器状态保持不变。01CPCP011RS

C从触发器QQQSDRD

C主触发器JK10状态保持不变从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。从触发器打开主触发器封锁0C01CP0101RS

从触发器QQQSDRD

JKCP

主触发器010CP高电平时触发器接收信号并暂存(即主触发器状态由J、K决定，从触发器状态保持不变）。要求CP高电平期间J、K的状态保持不变。CP下降沿()触发器翻转(主、从触发器状态一致)。CP低电平时,主触发器封锁,J、K不起作用1RS

从触发器QQQSDRD

JKCP

主触发器01CP01CP010分析JK触发器的逻辑功能(1)J=1,K=1设触发器原态为“0”态翻转为“1”态110110101001主从状态一致状态不变011RS

从触发器QQQSDRD

JKCP

主触发器状态不变CP01010设触发器原态为“1”态为“？”状态J=1,K=1时，每来一个时钟脉冲，状态翻转一次，即具有计数功能。(1)J=1,K=11RS

从触发器QQQSDRD

JKCP

主触发器3.JK触发器的逻辑功能Qn10011100Qn01J

K

Qn

Qn+100011011JK触发器状态表01010101CP高电平时，主触发器状态由J、K决定，从触发器状态不变。CP下降沿()触发器翻转(主、从触发器状态一致）。00010101Qn+1QnS'R'J

K

Qn+100Qn

01010111QnJK触发器状态表(保持功能)

(置“0”功能)

(置“1”功能)(计数功能)C下降沿触发翻转SD、RD为直接置1、置0端，不受时钟控制，低电平有效，触发器工作时SD、RD应接高电平。逻辑符号CPQJKSDRDQS1JC11KR例：JK触发器工作波形CPJKQ下降沿触发翻转基本R-S触发器导引电路&G2&G1QQSDRD&G3&G4&G5&G6CPD21.1.3维持阻塞D触发器1.电路结构反馈线&G2&G1QQSDRD&G3&G4&G5&G6CPD21.1.3维持阻塞D触发器2.逻辑功能01（1）D

=01触发器状态不变0当CP=0时110当CP=1时0101触发器置“0”封锁在CP=1期间，触发器保持“0”不变&G2&G1QQSDRD&G3&G4&G5&G6CPD21.1.3维持阻塞D触发器2.逻辑功能01（1）D

=10触发器状态不变1当CP=0时111当CP=1时0110触发器置“1”封锁在CP=1期间，触发器保持“1”不变封锁D触发器状态表D

Qn+1

0101上升沿触发翻转逻辑符号DCPQQRDSDCP上升沿前接收信号，上降沿时触发器翻转，(其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1=Dn；上升沿后输入D不再起作用，触发器状态保持。即(不会空翻)结论：QCPD12345设初态Q=0例：D触发器工作波形21.1.4触发器逻辑功能的转换1.将JK触发器转换为D触发器当J=D，K=D时，两触发器状态相同D触发器状态表D

Qn+1

0101J

K

Qn+100Qn

01010111QnJK触发器状态表D1CPQJKSDRDQ仍为下降沿触发翻转2.将JK触发器转换为T触发器T

CPQJKSDRDQT触发器状态表T

Qn+1

01QnQn(保持功能)(计数功能)J

K

Qn+100Qn

01010111QnJK触发器状态表当J=K时，两触发器状态相同3.将D触发器转换为T´触发器触发器仅具有计数功能即要求来一个CP，触发器就翻转一次。CPQD=QD触发器状态表D

Qn+1

0101CPQQD21.1双稳态触发器21.2寄存器21.3计数器21.2寄存器寄存器是数字系统常用的逻辑部件，它用来暂时存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放

n

位二进制时，要

n个触发器。按功能分数码寄存器移位寄存器RDQDFF0d0Q0QDFF1d1Q1d2QDFF2Q2QDFF3d3Q321.2.1数码寄存器仅有寄存数码的功能。清零寄存指令通常由D触发器或R-S触发器组成并行输入方式00001101寄存数码1101触发器状态不变RDSDd3RDSDd2RDSDd1RDSDd010清零1100寄存指令&Q0&Q1&Q2&Q3取数指令1100并行输出方式&&&&QQQQ00000011状态保持不变1010111121.2.2移位寄存器不仅能寄存数码，还有移位的功能。所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。按移位方式分类单向移位寄存器双向移位寄存器寄存数码1.单向移位寄存器清零D1移位脉冲23410111QQ3Q1Q2RD0000000100101011010110111011QJKFF0Q1QJKFF2QJKFF1QJKFF3数据依次向左移动，称左移寄存器，输入方式为串行输入。QQQ从高位向低位依次输入数码输入1110010110011000输出再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。串行输出方式清零D10111QQ3Q1Q2RD10111011QJKFF0Q1QJKFF2QJKFF2QJKFF3QQQ5移位脉冲786数码输入左移寄存器波形图12345678CP1111011DQ0Q3Q2Q11110待存数据1011存入寄存器0111从Q3取出四位左移移位寄存器状态表0001123移位脉冲Q2Q1Q0移位过程Q3寄存数码D001110000清零110左移一位001011左移二位01011左移三位10114左移四位101并行输出再继续输入四个移位脉冲,从Q3端串行输出1011数码寄存器分类并行输入/并行输出串行输入/并行输出并行输入/串行输出串行输入/串行输出FF3FF1FF0d0d1d2d3Q0Q1Q2Q3FF2dQ0Q1Q2Q3FF3FF1FF0FF2d0d1d2d3Q3FF3FF1FF0FF2Q3dFF3FF1FF0FF221.1双稳态触发器21.2寄存器21.3计数器21.3计数器计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器可逆计数器(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)

二进制计数器十进制计数器

N

进制计数器(按计数制)21.3.1二进制计数器按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。1.异步二进制加法计数器异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(CP)二进制加法计数器状态表从状态表可看出：最低位触发器来一个脉冲就翻转一次，每个触发器由1变为0时，要产生进位信号,这个进位信号应使相邻的高位触发器翻转。1010当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.清零RDQJKQQ0FF0QJKQQ1FF1QJKQQ2FF2CP计数脉冲三位异步二进制加法计数器在电路图中J、Ｋ悬空表示J、K=1下降沿触发翻转每来一个CP翻转一次当相邻低位触发器由1变0时翻转异步二进制加法器工作波形2分频4分频8分频每个触发器翻转的时间有先后，与计数脉冲不同步CP12345678Q0Q1Q22.同步二进制加法计数器异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因而工作速度较慢。同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。同步计数器组成原则:根据翻转条件,确定触发器级间连接方式—找出J、K输入端的联接方式。二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(CP)二进制加法计数器状态表

从状态表可看出：最低位触发器FF0每来一个脉冲就翻转一次；FF1：当Q0=1时，再来一个脉冲则翻转一次；FF2：当Q0=Q1=1时，再来一个脉冲则翻转一次。计数脉冲数二进制数十进制数Q3Q2Q1Q0012345678000000010010001101000101011001111000012345678计数脉冲数二进制数十进制数Q3Q2Q1Q09101112131415100110101011110011011110111191011121314151600000四位二进制加法计数器的状态表四位二进制同步加法计数器级间连接的逻辑关系由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。触发器翻转条件

J、K端逻辑表达式J、K端逻辑表达式FF0每输入一CP翻一次FF1FF2FF3J0=K0=1Q0=1J1=K1=Q0Q1=Q0=1J2=K2=Q1

Q0Q2=Q1=Q0=1J3=K3=Q2

Q1

Q0J0=K0=1J1=K1=Q0J2=K2=Q1

Q0J3=K3=Q2

Q1

Q0（加法）（减法）计数脉冲同时加到各位触发器上，当每个到来后触发器状态是否改变要看J、K的状态。QFF3QFF2QFF1QFF0Q3Q2Q0Q1CPJKJKJKJK由主从型JK触发器组成的同步四位二进制加法计数器

最低位触发器FF0每一个脉冲就翻转一次；FF1：当Q0=1时，再来一个脉冲则翻转一次；FF2：当Q1=Q0=1时，再来一个脉冲则翻转一次。FF3：当Q2=Q1=Q0=1时再来一个时钟FF3翻转。74LS161型四位同步二进制计数器(a)