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文档简介

贵州大学实验报告学院：专业：班级：姓名学号实验组实验时间2012.6.14指导教师成绩实验项目名称实用设计实验目的通过实用电路的设计将组合逻辑电路与时许逻辑电路有机地联系在一起，进一步加深对译码器，计数器等功能部件的理解。通过总体调试，掌握各模块间的关系。学会观察VectorWave功能仿真，并进行分析。实验原理组合逻辑和时序逻辑电路思想的运用实验仪器AlteraQuartusⅡ9.0集成开发环境实验步骤及内容1、流水灯：要求：依次点亮D0-D7，重复。可自行增加花样。2、编写一个9999s计时的数字秒表。要求：具有计时开始控制位、清零控制位，四位数码管显示计时值，到9999s时自动从0重新计时。实验1：moduleshifter(din,clk,clr,dout);inputclk,clr，din;output[7:0]dout;reg[7:0]dout;always@(posedgeclk)beginif(clr)dout<=8'b0;//同步清零，高电平有效elsebegindout<=dout<<1;//输出信号左移一位dout[0]<=din;//输入信号补充到输出信号的最低位endendendmodule实验2：moduledclock(clr,clk,q);inputclr,clk;output[15:0]q;reg[15:0]q;always@(posedgeclkornegedgeclr)beginif(!clr)q[15:0]=0;elseif(q[15:0]==16'H9999)q[15:0]=0;elseif(q[11:0]==12'H999)q[15:0]=q[15:0]+12'H667;elseif(q[7:0]==8'H99)q[15:0]=q[15:0]+8'H67;elseif(q[3:0]==4'H9)q[15:0]=q[15:0]+4'H7;elseq[15:0]=q[15:0]+1;endendmodule实验数据实验1：图1图2实验2：图3图4实验总结以上图1就为流水灯示意图，其中clk为3ns的周期，din为50ns的时钟周期，初值为1.从dout中可以看出每次都多一个1，从00000000到11111111，在到11111110，最后到00000000，当din为0时，dout输出全为00000000.加入延时程序仿真结果看不出，受仿真时间局限，实际应用中，延时手段常用。以上图2就为9999s计时秒表，其中clk为2ns的

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