EDA实验报告31-十六进制7段数码管显示译码设计_第1页
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文档简介

EDA技术与应用实验报告姓名学号专业年级电子信息工程实验题目十六进制7段数码显示译码设计实验目的学习7段数码显示译码设计和硬件验证通过VHDL语言设计7段数码显示译码电路，进一步掌握层次化设计方法实验原理数字系统中的数据处理和运算都是二进制的，输出表达为十六进制数。为了满足十六进制数的译码显示，可利用译码程序在FPGA/CPLD中来实现输出信号LED_7seg的7位分别接数码管的7个段a-b-c-d-e-f-g(-h)，高位在左，低位在右（如果有小数点，增加h段）。由于使用的是共阴极数码管，各个段接高电平时发光，低电平不亮。实验内容实验一：十六进制7段数码显示译码设计用VHDL文本输入方法，完成十六进制计数器和7段数码显示译码电路设计层次化设计，建立顶层文件，完成十六进制7段数码显示译码电路的设计每一层次都须进行编译、综合、适配、仿真，并最终进行硬件测试。实验步骤实验一完成十六进制计数器cont_16.vhdl的设计，创建project，编译、仿真，给出时序波形图（详见P88）完成7段数码显示译码电路nt_7seg.vhdl的设计，创建project，编译、仿真，给出时序波形图将以上两个底层vhdl文件拷贝到顶层文件nt_7seg_top目录，创建project，用元件例化语句完成顶层电路nt_7seg_top.vhdl的设计，编译、仿真，给出时序波形图，引脚锁定，编程下载，并进行硬件测试实验结果及分析1．十六进制计数器计数到“1111”时cout产生进位信号2.每一次计数对应数码管不同的显示译码输出，由顶层文件nt_7seg_top.vhdl的时序仿真波形图可见，当数码管显示到“71”即对应的十六进制“F”时，计数值清零（rst0<=‘0’）,数码管重新从“3F”即‘1’递增至‘F’循环显示。实验过程中所遇到的问题及相应的解决方法实验过程中，由于在对顶层文件nt_7seg_top.vhdl进行编译时，没有把两个底层文件加入到工程来，故编程下载后数码管没有任何显示，经重新建立project，编译后问题得以解决另外在编写程序时要仔细，以免写错了段码导致数码管显示的不是‘1’到‘F’的循环计数，而有个别译码错误将clk0接到78脚的时钟输出端，可以获得0-

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