正交编码信号与可控计数

正交编码信号与可控计数

1正交解码与可逆计数计算光刻度传感器、激光喇叭形等测量系统的输出通常是90的正交编码脉冲信号。根据正交编码信号之间相位的超前与滞后关系,把正交信号转换为另外两路信号:代表正交信号任一路脉冲数的脉冲序列和代表正交信号相位关系的控制信号。它们分别送到可逆计数器的计数输入端和加/减控制端。根据可逆计数的结果可获得测量系统所需要的位移或角位移等测量。一般情况下,实现正交解码与可逆计数,需要设计专门的硬件电路或者由微处理器实现,如Hewlett-Packard公司生产的CMOS专用集成芯片HCTL-2020集噪声滤波、正交解码、可逆计数、总线接口于一体,采用它可大大改善测量系统的性能。HCTL-2020的主要特性有:·高抗噪声能力,芯片输入部分有Schmitt触发器与数字滤波器;·4倍乘正交解码器,解码器输出为输入的4倍频,分辨率得到改善;·16位可逆计数器;·16位寄存器保证数据的正确读取;·8位3态总线接口;·正交解码输出与级联输出信号便于系统扩展;·时钟频率高达14MHz仍可正常工作2内部计数压缩器输出HCTL-2020的引脚排列如图1,各引脚功能为:·VDD,VSS:分别为电源与地;·CLK:外部时钟输入端;·CHA,CHB:正交编码输入,正常情况下二者相差90°;.¯RSΤRST¯¯¯¯¯¯¯:异步清除端,低电平有效。有效时,内部可逆计数器和寄存器清0,同时复位内部禁止逻辑;·¯ΟEOE¯¯¯¯¯:输出允许控制端,低电平有效;SEL:¯ΟEOE¯¯¯¯¯有效且SEL=0时,内部寄存器的高8位数据输出,SEL=1时,输出低8位数据,同时通过内部禁止逻辑禁止寄存器数据更新;·D0～D7:数据总线;·CNTDCDR:正交解码器输出。正交解码器检测到CHA、CHB状态变化时,在时钟上升沿输出一个宽度为半个时钟周期的正脉冲;·U/ˉDU/D¯¯¯:正交解码器输出。CHA超前CHB时,U/ˉD=1U/D¯¯¯=1,否则为0,可据此判断内部计数器是加计数还是减计数;·CNTCAS:级联输出。内部计数器上溢或下溢时;·CNTCAS脚在时钟上升沿输出宽度为半个时钟周期的正脉冲;·NC:空脚。3工作原则HCTL-2020内部包括数字滤波器、正交解码逻辑、位置计数器、总线接口,其方框图如图2所示。3.1续时间噪声脉冲HCTL-2020的输入部分包括Schmitt触发器与数字延迟滤波器,负责抑制混入正交信号的噪声。正交信号通过Schmitt触发器后,小于1V的低电平噪声被滤除。余下的高电平、短持续时间噪声脉冲通过数字滤波器滤掉。图3给出了数字滤波器的简化原理图。它是一个4位延迟滤波器。设在第n个时钟上升沿时刻A点输出为Qn,则J=QnQn-1Qn-2,K=QnQn-1Qn-2,故当Qn、Qn-1Qn-2不为同一电平时,J=K=0,滤波器输出不变。由D触发器的特性可知,其输入只有在3个连续的时钟周期上升沿为同一电平,Qn、Qn-1、Qn-2才可能为同一电平,因此窄于2个时钟周期的噪声脉冲都被抑制掉。同时,保证信号CHA、CHB通过数字滤波器的条件:tE>3tCLK,tE为CHA(或CHB)的高电平或低电平持续时间,参见图4。3.2自适应控制器内旋转式无线网络地线cntcas正交输入CHA与CHB相邻跳变沿之间二者的电平状态有四种:10,11,01,00,允许的状态转移为:00⇔10⇔11⇔01⇔00。正交解码器在时钟上升沿检测到状态发生变化时,在CNTDCDR脚输出一个宽度为半个时钟周期的正脉冲,同时给出状态转移方向信号U/ˉD=1U/D¯¯¯=1(正向转移时表明CHA超前CΗB‚U/ˉD=1CHB‚U/D¯¯¯=1;反之CHB超前CΗA‚U/ˉD=0‚U/ˉDCHA‚U/D¯¯¯=0‚U/D¯¯¯控制可逆计数器对脉冲计数),如图4所示。图中同时给出计数器溢出时的级联信号CNTCAS。正交解码器对信号与时钟的要求为tES>tCLK。3.3系统绝对位置的确定位置计数器(PositionCounter)实际上是一个16位可逆计数器,其计数值在时钟上升沿送往位置数据寄存器(PositionDataLatch)。系统可通过几种方式使用这些数据。(1)系统总的计数范围小于16位时,计数值代表系统绝对位置;(2)系统作往返周期运动且每周计数值小于16位时,可由¯RSΤ每周复位一次计数器,这样计数值代表系统在该周的绝对位置;(3)系统计数范围大于16位,这时连续两次读取的计数差值代表系统的相对位置,系统绝对位置可由系统软件计算。由于计数器会溢出(包括上溢和下溢),为了防止位置信息丢失,必须保证每次计数差不超过计数器最大计数的一半,即32767。(4)系统计数范围大于16位时也可以通过HCTL-2020的级联输出脚CNTCAS、U/D与其他标准计数芯片组成更高位数如24位的计数器,这样计数值给出系统的绝对位置3.4位置数据读取内部禁止逻辑在时钟下降沿对信号¯ΟE与SEL采样,当¯ΟE与SEL都为低时,禁止逻辑产生禁止信号;该信号禁止位置数据寄存器更新,以保证读出的数据正确。总线接口部分包括一个16至8多路复用器和一个8位3态输出缓冲器,允许用户独立地读出位置数据寄存器的高、低字节。¯ΟE=0且SEL=0时,位置数据寄存器数据的高8位输出;¯ΟE=0且SEL=1则输出低8位。在时钟下降沿检测到¯ΟE恢复为高电平时,禁止逻辑复位,允许位置数据寄存器数据更新。4应用设计和实例4.1fck/tt应用HCTL-2020时,主要考虑以下几点:(1)时钟与正交输入之间的时间限制时钟与正交输入之间的时间限制为tE>3tCLK,tES>tCLK。当正交信号中的噪声很大时,tE应远远大于3tCLK。例如一正交编码源输出的两路信号最高频率500kHz、相互之间的相移约为60°(因某种原因偏离90°)且噪声干扰较大,故要求时钟满足以下条件:ⅫtELΡ=2tE＞6tCLΚ‚⓿tES=16tELΡ＞tCLΚ,而tELP=1/500kHz。因此fCLK=1/tCLK>500kHz×6=3MHz,考虑到噪声较大,选fCLK为12MHz。(2)根据测量系统的实际情况(如3.3中(1)、(2)、(3)、(4)所述),采用相应的方法处理