2023年试验五正弦信号发生器设计方案 常见的正弦信号产生电路(五篇)

本文格式为Word版，下载可任意编辑——2023年试验五正弦信号发生器设计方案常见的正弦信号产生电路(五篇)为了保障事情或工作顺利、圆满进行，就不得不需要事先制定方案，方案是在案前得出的方法计划。大家想知道怎么样才能写一篇比较优质的方案吗？接下来我就给大家介绍一下方案应当怎么去写，我们一起来了解一下吧。

试验五正弦信号发生器设计方案常见的正弦信号产生电路篇一

信号发生器设计

设计一个能够输出正弦波、三角波和矩形波的信号源电路，电路形式自行选择。输出信号的频率可通过开关进行设定，具体要求如下：

（１）输出信号的频率范围为100~800hz，步进为100hz。（60分）

（２）要求输出信号无明显失真，特别是正弦波信号。（30分）

评分标准：

（１）范围满足设计要求得总分值，否则酌情扣分。

（２）输出信号无明显失真可总分值，有明显失真酌情扣分。

发挥部分（附加10分）：

进一步扩大输出信号范围和减小步进频率。

试验五正弦信号发生器设计方案常见的正弦信号产生电路篇二

试验五正弦信号发生器设计

一、试验目的1．熟悉利用quartusii及其lpm_rom与fpga硬件资源的使用方法；

2．把握lpm模块的重要功能；

3．熟悉megawizardplug-inmanager的使用方法。

二、试验设备

计算机，quartusii6.0版软件，jtag下载线，eda试验挂箱（ep1c6q240c8）。

三、试验原理

设计一8位宽、1024点的正弦信号发生器。

正弦信号发生器的结构由四个部分组成：

1.计数器或地址发生器（10位地址线）；

2.正弦信号数据rom（存放正弦波的采样数据，采样频率20mhz：8位数据线、10位地址线）；

顶层设计；

4.d/a转换器（8位）。

四、试验步骤和内容

1．在quartusii上利用megawizardplug-inmanager功能，调用lpm_rom函数定制8位宽、1024点rom，并进行初始化。然后对设计实体进行编辑、编译、综合、适配、仿真。

2.利用quartusii文本编辑器设计10位二进制计数器，做为地址发生器，对设计实体进行编辑、编译、综合、适配、仿真。

3.利用层次化设计方法设计一8位宽、1024点的正弦信号发生器。

4.d/a转换器采用试验箱配备的dac0832。

5.引脚锁定和硬件下载测试。引脚锁定后进行编译、下载和硬件测试试验。将试验过程和试验结果写进试验报告。

6.使用signaltapii对设计的正弦信号发生器进行实测。采样时钟使用系统时钟20mhz。

7.使用在系统存储器数据读写编辑器对设计的正弦信号发生器进行实测，观测结果；

8．试验报告。将试验原理、设计过程、编译仿真波形和分析结果、硬件测试试验结果写进试验报告。

五、思考题

如何实现对输出正弦信号的频率和相位可调？

试验五正弦信号发生器设计方案常见的正弦信号产生电路篇三

试验六简易正弦信号发生器的设计

一、试验目的1.进一步熟悉quatus软件的使用方法；

2.把握规律分析仪的使用方法；

3.把握lpm-rom的使用方法；

二、试验内容

定制lpm-rom模块，并利用其设计一个简易的正弦信号发生器，该信号发生器由以下三部分组成：

（1）计数器或地址信号发生器；

（2）正弦信号数据存储器rom（6位地址线，8位数据线），含有128个8位波形数据（一个正弦波形周期）。

（3）vhdl顶层程序设计

注意：本试验中未给正弦信号波形接d/a转换器，因而采用规律分析仪进行观测，具体观测方法见教材208页。

本试验中待测信号为ar和q。时钟选择clk；时能信号为en，高电平触发。

三、试验记录

语言程序

2.仿真波形

3.规律分析仪观测结果。

四、问题探讨

1.总结宏功能模块的应用环境，可实现哪些设计？

2.设计一个方波生成器。

试验五正弦信号发生器设计方案常见的正弦信号产生电路篇四

顶层文件libraryieee;use;use;entityddsis

port(k:instd_logic_vector(9downto0);

en:instd_logic;

reset:instd_logic;

clk:instd_logic;

q:outstd_logic_vector(8downto0));endentitydds;architecturebehaveofddsis

componentsum99is

port(k:instd_logic_vector(9downto0);

en:instd_logic;

reset:instd_logic;

clk:instd_logic;

out1:outstd_logic_vector(9downto0));

endcomponentsum99;

componentreg1is

port(d:instd_logic_vector(9downto0);

clk:instd_logic;

q:outstd_logic_vector(9downto0));

endcomponentreg1;

componentromis

port(clk:instd_logic;

addr:instd_logic_vector(9downto0);

outp:outstd_logic_vector(8downto0));

endcomponentrom;

componentreg2is

port(d:instd_logic_vector(8downto0);

clk:instd_logic;

q:outstd_logic_vector(8downto0));

endcomponentreg2;

signals1:std_logic_vector(9downto0);

signals2:std_logic_vector(9downto0);

signals3:std_logic_vector(8downto0);

begin

u0:sum99

portmap(k=>k,en=>en,reset=>reset,clk=>clk,out1=>s1);

u1:reg1portmap(d=>s1,clk=>clk,q=>s1);

u2:romportmap(addr=>s2,clk=>clk,outp=>s3);

u3:reg2portmap(d=>s3,clk=>clk,q=>q);endarchitecturebehave;

正弦查找表libraryieee;use;use;use;entityromisport(addr:instd_logic_vector(6downto0);clk:instd_logic;outp:outsigned(7downto0));endentityrom;architectureartofromisbeginprocess(clk)isbeginif(clk'eventandclk='1')thencaseaddriswhen“0000000〞=>outpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpoutpddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddnull;endcase;endif;endprocess;endbehav;阶梯波发生器:实质上是一个直线递增的数字信号输出而已,和三角波发生没有什么区别。

--工程名:阶梯波信号发生器

--功能:改变该模块递增的常数,可以改变阶梯的个数--时间:2023-12-17libraryieee;use;use;

use;entityladder1isport(clk:instd_logic;--时钟信号rst:instd_logic;--复位信号

q:outstd_logic_vector(7downto0;--输出信号endentity;architecturebehavofladder1isbeginprocess(clk,rstvariabletmp:std_logic_vector(7downto0;variablea:std_logic;beginif(rst