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文档简介

EDA课程实验六时序逻辑电路设计ⅠEDA课组一、实验目的：1、了解时序逻辑电路设计原理及特点；2、学习使用时序逻辑电路设计方法。二、实验内容2、通过仿真软件进行验证仿真。

1、设计几种典型时序逻辑电路系统；三、实验原理时序逻辑电路：电路的任意时刻的输出状态不仅取决于该时刻的输入状态，还与电路的原状态有关。所以时序电路都有记忆功能。组合逻辑电路∶∶存储电路∶∶x1xnyny1q1qnpnp1y1=f(x1,…,xn,q1,…,qn)yn=f(x1,…,xn,q1,…,qn)：：时序电路状态的改变只发生在时钟边缘触发的一瞬间，该时刻的输入决定输出，其它时间都是由系统当前状态决定。时序电路一般都是采用过程语句进行硬件描述，采用边沿或电平触发进行控制。常见的时序电路有各种触发器、锁存器、寄存器、移位寄存器、分频器和计数器等。下面将对典型时序电路进行Vierlog设计。四、实验步骤1、基本触发器设计clkDDQn(当前状态）Qn+1(时钟有效沿输入时对应d的输出状态）000clk010101111真值表D触发器是时钟上升沿触发电路，只有上升沿到来时，触发器状态由输入决定，其它时刻由系统状态决定。一位D触发器的Verilog描述moduledff(Q,D,clk);input

D,clk;outputregQ;always@(posedgeclk)begin

Q<=D;endendmodule基于以上D触发器工作原理，可已采用如下Verilog描述程序：2、基本寄存器与锁存器设计①寄存器设计：由触发器组成，并带有复位和置位等功能的器件，一般都是采用边沿触发寄存。带异步复位

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