Xilinx-FPGA编程技巧之常用时序约束详解

X订inx-FPGA编程技巧之常用时序约束详解

XilinxFPGA编程技巧之常用时序约束详解1.基本的约束方法为了保证成功的设计，所有路径的时序要求必须能够让执行工具获取。最普遍的三种路径为:・能够让执行工具获取。最普遍的三种路径为:・••UL1•输入路径(InputPath)f使用输入约束.寄存器到寄存器路径(Register-to-RegisterPath),使用周期约束・输出路径(OutputPath)f使用输出约束•具体的异常路径(Pathspecificexceptions)f使用虚假路径.多周期路径约束输入约束InputConstraintOFFSETIN约束限走了输入数据和输入时钟边沿的关系。

1.1.1.系统同步输入约束SystemSynchronousInput在系统同步接口中，同一个系统时钟既传输数据也获取数据。考虑到板子路径延时和时钟抖动,接口的操作频率不能太高。动,接口的操作频率不能太高。1-1简化的系统同步输入SDR接口电路Capture

EdgeSysCIk |Transrm

EdgeCapture

EdgeSysCIk || Data JJ Data J! VALIO■5r.s ■：PERIOD・5nsData21-2SDR系统同步输入时序上述时序的约束可写为：NET"SysCIk"TNM_NET="SysCIk";TIMESPEC"TS_SysClk"=PERIOD"SysCIk"5nsHIGH50%;OFFSET=IN5nsVALID5nsBEFORE"SysCIk";1.1.2.源同步输入约束SourceSynchronousInput在源同步接口中，时钟是在源设备中和数据一起产生并传输。Dau1一起产生并传输。Dau1DiU2IRA.QDAFI1-3简化的源同步输入DDR接口电路=1.25ns-Data1Data21-3简化的源同步输入DDR接口电路=1.25ns-Data1Data2I DataData~r~1i1LI DataI DataXVALID=2.5ns—►；VALID=2.5ns1-4DDR源同步输入时序上图的时序约束可写为：NET"SysCIk"TNM_NET="SysCIk";TIMESPEC"TS-SysCIk"=PERIOD"SysCIk"5nsHIGH50%;OFFSET=IN1.25nsVALID2.5nsEFORE"SysCIk"RISING;OFFSET=IN1.25nsVALID2.5nsEFORE"SysCIk"FALLING;寄存器到寄存器约束Register-to-RegisterConstraint寄存器到寄存器约束往往指的是周期约束,周期约束的覆盖范括：约束的覆盖范括：■覆盖了时钟域的时序要求•覆盖了同步数据在内部寄存器之间的传输•分析一个单独的时钟域内的路径•分析相关时钟域间的所有路径•考虑不同时钟域间的所有频率.相位.不确定性差异1.2.1.使用DLLfDCMfPLLfandMMCM等时钟器件自动确定同步关系使用这一类时钟IPCore,只需指定它们的输入时钟约束,器件将自动的根据用户生成IP

Core时指定的参数约束相关输岀f不需用户手动干预。Trarwnit6dgeCaptureEdge-Trarwnit6dgeCaptureEdge-1-5输入到DCM的时钟约束上图的时序约束可写为:NET"ClklrTTNM_NET="Clkln";TIMESPEC"TS_ClkIn"=PERIOD"ClklrT5nsHIGH50%;1.2.2.手动约束相关联的时钟域在某些情况下，工具并不能自动确定同步的时钟域之间的时钟时瘵关系,这个时候需要手动约束。例如：有两个有相位关系的时钟从不同的引脚进入FPGA器件，这个时候需要手动约束这两个时钟。TransmitEdge■VQ3II*Lt两个时钟。TransmitEdge■VQ3II*LtI1-6通过两个不同的外部引脚进入FPGA的相关时钟上图的时序约束可写为：NETi/ClklX,,TNM_NET="ClklX";NETiiClk2X180,,TNM_NET="Clk2Xl0";"Clk2Xl0";TIMESPEC'TS-CIklX^PERIOD'ClklX75ns;TIMESPEC'TS_Clk2X：L8(r二PERIOD”Clk2X180"TS_ClklX/2PHAS2+1.25ns;1.2.3.异步时钟域异步时钟域的发送和接收时钟不依赖于频率或相位关系。因为时钟是不相关的，所以不可能确定出建立时间、保持时间和时钟的最终关系。因为这个原因，Xilinx推荐使用适当的异步设计技术来保证对数据的成功获取。Xilinx约束系统允许设计者在不需考虑源和目的时钟频率.相位的情况下约束数据踣径的最大延时。异步时钟域使用的约束方法的流程为:•为源寄存器定义时序组•为目的寄存器定义时序组

•使用From-to和DATAPATHDELAY关键字走义寄存器组之间的最大延时输岀约束OutputConstraint输岀时序约束约束的是从内部同步元件或寄存器到器件管脚的数据。1.3.1.系统同步输岀约束SystemSynchronousOutputConstraint系统同步输岀的简化模型如图所示，在系统同步输岀接口中，传输和获取数据是基于同一个时钟的。FPGARwamDove。Da:aFPGARwamDove。Da:a1-7系统同步输岀其时序约束可写为：NET,■ClkIn,,TNM_NET="Clkln1;OFFSET=OUT5nsAFTER"Clkln11.3.2.源同步输岀约束SourceSynchronousOutputConstraint在源同步输出接口中，时钟是重新产生的并且在某一FPGA时钟的驱动下和数据一起传输至下游器件。T•—T•—1|IRi&ngDataIFaiiinoData\1-8源同步输岀简化电路时序图PERIOD=5nsi i iData1' Data工i i iData1' Data工Dataii1Data2i DalaJLDataSysCIkOFFSETOUT； QFFSETOUT；i=1.25ns1 i=1.25nsiVALID=2.5ns— VALID=2.5ns—■ i1-9源同步小例子时摩图小例子的时序约束可写为：NET"ClklrTTNM_NET="Clkln";OFFSET=OUTAFTER"ClklrTREFERENCE.PIN"ClkOut"RISING;OFFSET=OUTAFTER"ClklrTREFERENCE_PIN"ClkOut"FALLING;OFFSET=OUTAFTER"ClklrTREFERENCE_PIN"ClkOut"FALLING;虚假路径约束FalsePathConstraint令SRC_GRP为一组源寄存器fDST_GRP为一组目的寄存器,如果你确定SRC_GRP到

dst.grp之间的路径不会影响时摩性能f那么可以将这一组踣径约束为虚假踣径f工具在进行时陰分析的时候将会跳过对这组路径的时序分析。这种路径最常见于不同时钟域的寄存器数据传输,如下图:CLK1CLK1D QIgnoredPathd aREGREGCLKCLK| 〉CLK2Xt^CSSMO虚假路径其约束可写为：NET"CLK1"TNM_NET=FFS"GRP-l";NET"CLK2"TNM_NET=FFSPRp2=TIMESPECTS_Example=FROM"GRP1"TO"GRP2MTIG;多周期路径约束Multi-CyclePathConstraint在多周期路径里,令驱动时钟的周期为PERIODf数据可以最大"PERIOD的时间的从源同步元件传输到目的同步元件，这一约束降低工具的布线难度而又不会影响时序性能。这种约束通常用在有时钟使能控制的同步元件踣径中。图1-11 使能控制的寄存器路径必须说明的是上图Enable信号的产生周期必须大于等于n*PERIOD，且每个Enable传输一个数据。假设上图的n=2,MC_GRP为时钟使能Enabl