Xilinx FPGA管脚物理约束介绍

XilinxFPGA管脚物理约束介绍引言：本文我们简单介绍下XilinxFPGA管脚物理约束，包括位置（管脚）约束和电气约束。1.普通I/O约束管脚位置约束：

set_propertyPAKAGE_PIN“管脚编号”[get_ports“端口名称”]管脚电平约束：

set_propertyIOSTANDARD“电压”[get_ports“端口名称”]举例：set_propertyIOSTANDARDLVCMOS33[get_portssys_clk]set_propertyIOSTANDARDLVCMOS33[get_ports{led[0]}]set_propertyIOSTANDARDLVCMOS33[get_ports{led[1]}]set_propertyPACKAGE_PINU18[get_portssys_clk]set_propertyPACKAGE_PINM14[get_ports{led[0]}]set_propertyPACKAGE_PINM15[get_ports{led[1]}]注意：1）以上语法对大小写敏感；2）端口名称为数组时，需要用{}括起来，端口名不能为关键字。2.差分信号约束2.1

普通差分约束差分信号约束语法和1节中相同。此处仅举例。1）HRI/OBank，VCCO=3.3V，HDMI接口约束set_propertyPACKAGE_PINN18[get_portsTMDS_clk_p]set_propertyPACKAGE_PINV20[get_ports{TMDS_data_p[0]}]set_propertyIOSTANDARDTMDS_33[get_portsTMDS_clk_p]set_propertyIOSTANDARDTMDS_33[get_ports{TMDS_data_p[0]}]2）HPI/OBank，VCCO=1.8V，HDMI接口约束set_propertyPACKAGE_PINN18[get_portsTMDS_clk_p]set_propertyPACKAGE_PINV20[get_ports{TMDS_data_p[0]}]set_propertyIOSTANDARDLVDS[get_portsTMDS_clk_p]set_propertyIOSTANDARDLVDS[get_ports{TMDS_data_p[0]}]注意：1）差分信号约束，只约束P管脚即可，系统自动匹配N管脚约束，当然_P和_N管脚都约束也没有问题；2）差分信号电平要根据VCCOBank电压进行相应的约束。2.2收发器差分信号约束1）收发器MGTREFCLK时钟约束管脚位置约束：set_propertyLOC“管脚编号”[get_ports“端口名称”]举例：set_propertyLOCG7[get_portsQ2_CLK0_GTREFCLK_PAD_N_IN]set_propertyLOCG8[get_portsQ2_CLK0_GTREFCLK_PAD_P_IN]2）收发器MGT通道约束对于GTXE2_CHANNEL通道约束：一种方法是可以利用7系列FPGAs收发器向导，在配置好收发器配置参数后，自动生成XDC模板，然后将该模板应用到自己的设计中；第二种方法是自己编写XDC约束文件，其位约束位置要参照具体原理图信号管脚来进行编写约束文件。举例：对于图1中四通道收发器对GTXE2_CHANNEL约束。图1、四通道GTX收发器框图收发器通道位置约束：set_propertyLOC“GTXE2_CHANNEL_X*Y*”[get_cells“gtxe_