Verilog HDL实用教程 课件 ch07层次结构_第1页
Verilog HDL实用教程 课件 ch07层次结构_第2页
Verilog HDL实用教程 课件 ch07层次结构_第3页
Verilog HDL实用教程 课件 ch07层次结构_第4页
Verilog HDL实用教程 课件 ch07层次结构_第5页
已阅读5页,还剩21页未读 继续免费阅读

下载本文档

版权说明:本文档由用户提供并上传,收益归属内容提供方,若内容存在侵权,请进行举报或认领

文档简介

层次结构第七章VerilogHDL实用教程普通高等教育EDA技术教材01模块和模块例化模块和模块例化模块和模块例化02带参数模块例化与参数传递带参数模块例化与参数传递带参数模块例化1带参数模块例化与参数传递带参数模块例化1带参数模块例化与参数传递用parameter进行参数传递2带参数模块例化与参数传递用defparam进行参数重载303层次路径名层次路径名层次路径名04generate生成语句generate生成语句generate,for生成语句1generate语句和for循环语一起使用,generate循环可以产生一个对象(如module、primitive,或者variable、net、task、function、assign、initial和always)的多个例化,为可变尺度的设计提供便利。在使用generate、for生成语句时需注意以下几点:(1)关键字genvar用于定义for的索引变量,genvar变量只作用于generate生成块内在仿真输出中是看不到genvar变量的。(2)for循环的内容必须加begin和end(即使只有一条语),且必须给begin-end块命名,以便于循环例化展开,也便于对生成语句中的变量进行层次化引用。generate生成语句generate,for生成语句1generate生成语句generate,for生成语句1generate生成语句generate,for生成语句1generate生成语句generate,if生成语句2generate生成语句generate,case生成语句3generate生成语句generate,case生成语句3generate生成语句generate,case生成语句305属性属性属性(Attribute)用于向仿真工具或综合工具传递信息,控制仿真工具或综合工具的行为和操作。与综合有关的属性包括:enum-encodingchip-pinkeeppreservenoprune此处以keep属性为例说明属性的用法。keep属性用于告诉综合器保留特定节点,以免该节点在优化过程中被优化掉。产生短脉冲信号的电路,该电路中有3个反相器,如果不采取任何措施,综合器将会减少到只保留一个,故例中使用keep属性语句来告诉综合器

温馨提示

  • 1. 本站所有资源如无特殊说明,都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等,如果需要附件,请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸,网页内容里面会有图纸预览,若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间,仅对用户上传内容的表现方式做保护处理,对用户上传分享的文档内容本身不做任何修改或编辑,并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容,请与我们联系,我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

评论

0/150

提交评论