蜂鸣器音乐程序与最简单蜂鸣器电路图之FPGA学习课程

蜂鸣器音乐程序与最简单蜂鸣器电路图之FPGA学习课程蜂鸣器是一种一体化结构的电子讯响器，采用直流电压供电，广泛应用于计算机、打印机、复印机、报警器、电子玩具、汽车电子设备、电话机、定时器等电子产品中作发声器件。在一般设计中，可利用蜂鸣器检测有些按键是否按下，或者有些功能是否正常等，当然如果足够浪漫，也可以让蜂鸣器演奏音乐。

简单蜂鸣器电路图本设计使用的是无源蜂鸣器，也可称为声响器，原理电路图如下所示。它没有内部驱动电路，无源蜂鸣器工作的理想信号为方波，如果给直流，蜂鸣器是不响应的，因为磁路恒定，钼片不能震动发音。根据电路图可知，由于FPGA的驱动能力不够，这里增加了一个三极管来驱动这个无源蜂鸣器。在驱动时，只需要向蜂鸣器发送一定频率的方波，就可以使蜂鸣器发声。那么应该发送怎样的频率呢？具体则可参考下表（音节频率表）：乐曲能连续演奏所需要的两个基本数据是：组成乐曲的每个音符的频率值（音调）和每个音符持续的时间（音长）。因此只要控制FPGA输出到蜂鸣器的激励信号频率的高低和持续时间，就可以使蜂鸣器发出连续的乐曲声。蜂鸣器音乐程序在本设计中，由于至芯开发板的晶振为50MHz，所以我们需要一个一个分频模块（PLL）产生一个较低的基准频率（1MHz）。还需要一个空间储存乐谱，由于乐谱是固定的不需要更改，所以我们选择ROMIP核进行存储。基准频率1MHz可分频得到所有不同频率的信号。最大的分频比为1_000_000/262/2。既然是音乐，那么就需要节拍，一般采用4拍，即音长为0.25s，所以还需设计一个模块，控制每0.25s，ROM地址加1,。如果需要发送一个低音1并维持1秒，则只需要在ROM的连续四个地址中写入低音1的对应信息即可。在设计中为了方便在ROM中储存数据，这里数据格式为8’hAB，其中A暂时为三个值1、2、4，分别表示低音、中音、高音。B暂时为七个值1、2、3、4、5、6、7。比如要产生一个低音1，只需在ROM中存储8’h11，如要产生一个高音7，只需在ROM中存储8’h47，以此类推即可。这时，就需要一个解码模块，将ROM中的数据还原成音乐发生器所需要的数据。设计架构图:

根据上述的分析，得到如下的架构图：本设计包括6个模块，PLL模块把50MHz的时钟信号降到1MHz，rom模块存储音乐数据，time_counter是一个计数模块，产生节拍，每到0.25s，输出的time_finsh变为一个周期的高电平。并发送给addr_gen模块，产生addr，让rom输出下一个地址的数据。rom输出的数据rom_data输入到decode解码模块，将解码后的数据music_data输入到music_gen模块，通过计数器，如果计数器小于music_data的值，则beep保持不变，否则，beep取反，并且计数器清1，从而产生特定的方波频率。设计代码:

time_counter模块代码如下：0

module

time_counter(clk,

rst_n,

time_finsh);1

2

input

clk,

rst_n;

//输入1Mhz时钟信号，复位信号3

output

time_finsh;

//输出时间计数标志位（没0.25s变高电平一次）4

5

reg

[17:0]count;

//计数器count6

7

always@(posedge

clkor

negedge

rst_n)8

begin9

if(!rst_n)10

count

<=

18'd0;

//计数器复位11

else

if(time_finsh)12

count

<=

18'd0;

//每到0.25s计数器归零13

else14

count

<=

count

+

1'd1;

//未到0.25s，计数器继续累加15

end16

/*****每到0.25s，time_finsh拉高，表示已经达到0.25s*****/17

assign

time_finsh

=

(count==

18'd249_999)?

1'd1

:

1'd0;18

/*****用于仿真，因为真正的0.25是会仿真很长*****/19

//assigntime_finsh=

(count==22'd25_00)?1'd1

:

1'd0;

2021

endmoduleaddr_gen模块代码如下：0

module

addr_gen(clk,

rst_n,

addr,

time_finsh);1

2

input

clk,

rst_n;

//输入1Mhz时钟信号，复位信号3

input

time_finsh;

//输入时间计数标记位（每0.25s变高电平一次）4

output

reg

[6:0]addr;

//输出给ROM的地址信号5

6

always@(posedge

clkor

negedge

rst_n)7

begin8

if(!rst_n)9

addr

<=

7'd0;

//输出给ROM的地址信号复位10

else

if(time_finsh)

//输出给ROM的地址信号自加1（每0.25s自加1）11

addr

<=

addr

+

1'd1;

12

else13

addr

<=

addr;

//未够0.25s,ROM的地址信号不变14

end15

16

endmoduledecode解码模块代码如下：0

module

decode(clk,

rst_n,

rom_data,

music_data);1

2

input

clk,

rst_n;

//输入1Mhz时钟信号，复位信号3

input

[7:0]rom_data;

//输入的ROM的数据4

output

reg

[10:0]music_data;

//输出ROM的解码数据5

6

always@(posedge

clkor

negedge

rst_n)7

begin8

if(!rst_n)9

music_data

<=

11'd0;

//输出ROM的解码数据复位10

else

11

case

(rom_data)12

8'h11

:

music_data

<=

11'd1911;

//(1Mhz/261.63Hz)/2)=1191

低音113

8'h12

:

music_data

<=

11'd1702;

//(1Mhz/293.67Hz)/2)=1702

低音214

8'h13

:

music_data

<=

11'd1517;

//(1Mhz/329.63Hz)/2)=1517

低音315

8'h14

:

music_data

<=

11'd1431;

//(1Mhz/349.23Hz)/2)=1431

低音416

8'h15

:

music_data

<=

11'd1276;

//(1Mhz/391.99Hz)/2)=1276

低音517

8'h16

:

music_data

<=

11'd1136;

//(1Mhz/440.00Hz)/2)=1136

低音618

8'h17

:

music_data

<=

11'd1012;

//(1Mhz/493.88Hz)/2)=1012

低音719

20

8'h21

:

music_data

<=

11'd939;

//(1Mhz/532.25Hz)/2)=939

中音121

8'h22

:

music_data

<=

11'd851;

//(1Mhz/587.33Hz)/2)=851

中音222

8'h23

:

music_data

<=

11'd758;

//(1Mhz/659.25Hz)/2)=758

中音323

8'h24

:

music_data

<=

11'd716;

//(1Mhz/698.46Hz)/2)=716

中音424

8'h25

:

music_data

<=

11'd638;

//(1Mhz/783.99Hz)/2)=638

中音525

8'h26

:

music_data

<=

11'd568;

//(1Mhz/880.00Hz)/2)=568

中音626

8'h27

:

music_data

<=

11'd506;

//(1Mhz/987.76Hz)/2)=506

中音727

28

8'h41

:

music_data

<=

11'd478;

//(1Mhz/1046.50Hz)/2)=478

高音129

8'h42

:

music_data

<=

11'd425;

//(1Mhz/1174.66Hz)/2)=425

高音230

8'h43

:

music_data

<=

11'd379;

//(1Mhz/1318.51Hz)/2)=379

高音331

8'h44

:

music_data

<=

11'd358;

//(1Mhz/1396.51Hz)/2)=358

高音432

8'h45

:

music_data

<=

11'd319;

//(1Mhz/1567.98Hz)/2)=319

高音533

8'h46

:

music_data

<=

11'd284;

//(1Mhz/1760.00Hz)/2)=284

高音634

8'h47

:

music_data

<=

11'd253;

//(1Mhz/1975.52Hz)/2)=253

高音735

36

8'h00

:

music_data

<=

11'd0;

//0HZ，停止节拍37

endcase38

end

39

40

endmodule

music_gen模块代码如下：0

module

music_gen

(clk,

rst_n,

music_data,

beep);1

2

input

clk,

rst_n;

//输入1Mhz时钟信号，复位信号3

input

[10:0]music_data;

//输入音乐频率控制字4

output

reg

beep;

//输出方波5

6

reg

[10:0]data,

count;

//寄存音乐控制字的data，计数器count7

8

always@(posedge

clkor

negedge

rst_n)9

begin10

if(!rst_n)11

data

<=

11'd0;

//寄存器data复位12

else13

data

<=

music_data;

//data寄存音乐控制字14

end15

16

always@(posedge

clkor

negedge

rst_n)17

begin18

if(!rst_n)19

begin20

count

<=

11'd1;

//计数器复位21

beep

<=

1'd0;

//输出方波复位22

end23

else

if(data==

11'd0)

//当data==11‘d0，（停止节拍）24

begin25

count

<=

11'd1;

//计数器归一26

beep

<=

1'd0;

//输出方波归零27

end28

else

if(count

<=

data)

//当计数器小于等于data的值29

count

<=

count

+

1'd1;//计数器继续累加30

else31

begin32

count

<=

11'd1;

//当计数器大于data的值，计数器归一33

beep

<=

~beep;

//输出方波取反34

end35

end3637

endmodulebeep顶层模块代码如下：0

module

beep(clk,

rst_n,

beep);1

2

input

clk,

rst_n;

//输入50Mhz时钟信号,复位信号3

output

beep;

//输出的方波4

5

wire

clk_1M,

time_finsh;

//1Mhz时钟信号线，0.25s时间计数标记位6

wire

[6:0]addr;

//rom地址线7

wire

[7:0]rom_data;

//rom数据线8

wire

[10:0]music_data;

//rom数据解码数据线9

10

/*****PLL模块*****/11

my_pllmy_pll_inst(

12

.areset(~rst_n),13

.inclk0(clk),14

.c0(clk_1M)15

);16

17

/*****0.25s时间计数器模块*****/18

time_countertime_counter_inst(19

.clk(clk_1M),20

.rst_n(rst_n),21

.time_finsh(time_finsh)22

);

23

24

/*****ROM地址发生器*****/25

addr_genaddr_gen_inst(

26

.clk(clk_1M),27

.rst_n(rst_n),28

.addr(addr),29

.time_finsh(time_finsh)30

);

31

32

/*****ROM模块*****/33

my_rommy_rom_inst(

34

.address(addr),35

.clock(clk_1M),36

.q(rom_data)37

);38

39

/*****解码模块*****/40

decodedecode_inst(

41

.clk(clk_1M),42

.rst_n(rst_n),

43

.rom_data(rom_data),44

.music_data(music_data)45

);

46

47

/*****音乐发生器模块*****/48

music_genmusic_gen_inst(

49

.clk(clk_1M),50

.rst_n(rst_n),51