FPGA学习：PLL硬核IP的配置和创建

FPGA学习：PLL硬核IP的配置和创建可以复制上一个实例cy4ex7的整个工程文件夹，更名为cy4ex8。然后在QuartusII中打开这个新的工程。CycloneIV的PLL输入一个时钟信号，最多可以产生5个输出时钟，输出的频率和相位都是可以在一定范围内调整的。下面我们来看本实例如何配置一个PLL硬核IP，并将其集成到工程中。如图8.18所示，在新建的工程中，点击菜单“ToolsàMegaWizardPlug-InManager”。图8.18MegaWizard菜单如图8.19所示，选择“Creatanewcustommegafunctionvariation”，然后点击Next。图8.19新建IP核向导接着选择我们所需要的IP核，如图8.20所示进行设置。●

在“Selectamegafunctionfromthelistbelow”下面选择IP核为“I/OàALTPLL”。●

在“Whatdevicefamilywillyoubeusing”后面的下拉栏中选择我们所使用的器件系列为“CycloneIVE”。●

在“Whattypeofoutputfiledoyouwanttocreate?”下面选择语言为“Verilog”。●

在“Whatnamedoyouwantfortheoutputfile?”下面输入工程所在的路径，并且在最后面加上一个名称，这个名称是我们现在正在例化的PLL模块的名称，我们可以给他起名叫pll_controller，然后点击Next进入下一个页面。这里它所在的路径，实际上是我们在工程文件夹cy4ex8下面创建的ip_core文件夹和其下的pll文件夹。图8.20选择ALTPLL为IP核接着来到了PLL的参数配置页面，如图8.21所示进行设置。然后点击Next进入下一个页面。●

在“Whatdevicespeedgradewillyoubeusing?”后面选择“8”，即我们使用的器件的速度等级。●

在“Whatisthefrequencyoftheinclk0input?”后面选择“25MHz”，即我们输入到该PLL的基准时钟频率。图8.21PLL的General配置页面Input/lock页面中，如图8.22所示进行设置，接着点击Next进入下一个页面。●

勾选“Createan‘areset’inputtoasynchronouslyresetthePLL”，即引出该PLL硬核的’areset’信号，这是该PLL硬核的异步复位信号，高电平有效。●

勾选“Create‘locked’output”，即引出该PLL硬核的’locked’信号，该信号用于指示PLL是否完成内部初始化，已经可以正常输出了高电平有效。图8.22PLL的input/lock配置页面Bandwidth/SS、ClockSwitchover和PLLReconfiguration页面不用设置，默认即可。直接进入OuputClocks页面，如图8.23所示，这里有5个可选的时钟输出通道，通过勾选对应通道下方的Usethisclock选项开启对应的时钟输出通道。可以在配置页面中设置输出时钟的频率、相位和占空比。这里是C0通道的设置。●

勾选“Usethisclock”，表示使用该时钟输出信号。●

输入“Enteroutputclockfrequency”为“12.5MHz”，表示该通道输出的时钟频率为12.5MHz。●

输入“Clockphaseshift”为“0deg”，表示该通道输出的时钟相位为0deg。●

输入“Clockdutycycle(%)”为“50.00%”，表示该通道输出的时钟占空比为50%。图8.23PLL的clkc0配置页面和C0的配置一样，我们可以分别开启并且配置C1、C2、C3，这些时钟虽然这个例程暂时用不上，但是后续的例程将会使用到。●

C1的时钟频率为25MHz，相位为0deg，占空比为50%。●

C2的时钟频率为50MHz，相位为0deg，占空比为50%。●

C3的时钟频率为100MHz，相位为0deg，占空比为50%。配置完成后，最后在Summary页面，如图8.24所示，勾选上*_inst.v文件，这是一个PLL例化的模板文件，一会我们可以在工程目录下找到这个文件，然后打开它，将它的代码复制到工程中，修改对应接口即可完成这个IP核的集成。图8.24PLL的Summary配置页面点击Finish完成PLL的配置。工程中若弹出如图8.25所示的对话框，勾选“AutomaticallyaddQuartusIIIPFilestoallprojects”选项后，点击Yes。图8.25添加IP核文件到工程此时，我们可以来到pll文件夹下，如图8.26所示，打开pll_controller_inst.v文件，它是这个PLL