FPGA设计与VHDL实现 课件 FPGA设计与VHDL实现 课件 FPGA设计与VHDL实现 课件 ch07VHDL设计进阶

FPGA设计与VHDL实现VHDL设计进阶第七章英特尔FPGA中国创新中心系列丛书普通高等教育”十三五”规划教材01行为描述行为描述所谓行为描述，就是对设计实体的数学模型的描述，其抽象程度远高于结构描述方式。行为描述类似于高级缩程语言，当描述一个设计实体的行为时，无须知道具体电路的结构，只需要描述清楚输入与输出信号的行为，而无须花费精力关注设计结构的具体实现。行为描述采用行为描述方式时应注意下面几点：用行为描述方式设计电路，可以降低设计难度。行为描述只需表示输入与输出之间的关系，不需要包含任何结构方面的信息。设计者只需写出源程序，而电路的实现由EDA软件自动完成，实现电路的优化程度，往往取决于综合软件的技术水平和器件的支持能力。在电路的规模较大或者需要描述复杂的逻辑关系时，应首先考虑用行为描述方式进行设计，如果设计的结果不能满足资源占有率的要求，则应改变描述方式。02数据流描述数据流描述用数据流方式设计电路与用传统的逻辑方程设计电路很相似。显见，f=ab+cd和f<=(aANDb)OR(cANDd)是很相似的。它们的差别仅在于描述逻辑运算的逻辑符号及表达方式略有不同。数据流描述亦表示行为，但含有结构信息，如进程间的通信等，通常用并行语句进行描述。数据流描述设计中只要有了布尔代数表达式就很容易将它转换为VHDL的数据流表达式。转换方法是用VHDL中的逻辑运算符置换布尔逻辑运算符即可。例如，用OR置换"+",用"<="置换"="。103结构描述数据流描述用结构描述设计1位全加器首先定义两种元件：半加器和2输入或门，然后一通过调用这两种元件（元件例化）构成1位全加器，再调用1位全加器进步构成4位加法器和8位加法器。1.半加器设计2.1位全加器设计104三态逻辑设计三态逻辑设计在数字系统中，经常要用到三态逻辑电路，如果一个I/0引脚既要作为输入，同时要作为输出，则必然需要用到三态门。05分频器设计分频器设计在实际应用中，我们经常会遇到这样的问题，需要进行奇数次分频，同时又要得到占空比是50%的方波波形。如果是偶数次分频，得到占空比是50%的方波波形并不困难，比如进行2N次分频，只需在计数到N-1C从0开始计）时，波形翻转即可；或者在最后一级加一个2分频器也可实现。如果是奇数次分频，可采用如下方法：用两个计数器，一个由输入时钟上升沿触发，另个由输入时钟下降沿触发，最后将两个计数器的输出相或，即可得到占空比为50%的方波波形。占空比为50%的奇数分频1分频器设计半整数分频器的设计思想是：实现2.5分频，可先设计一个模3计数器，再做一个脉冲扣除电路，加在模3计数器之后，每来3个脉冲就扣除半个脉冲，即可实现分频系数为2.5的半整数分频。半整数分频2分频器设计数控分频器的功能就是当输入端给定不同输入数据时，对输入的时钟信号有不同的分频比，数控分频器要求信号发生器输出的正负脉宽是可调的，用户可以通过预置一特定数值来获得所需要的高电平和低电平待续时间以及占空比。这种信号发生器在实际中具有很重要的用途，如PWM(PulseWidthModulation,脉宽调制）的设计等。数控分频器306用锁相环IP核实现倍频和相移用锁相环IP核实现倍频和相移1.altpll锁相环IP模块多数FPGA内部都集成有锁相环(PhaseLockedLoop,PLL),用以完成时钟的高精度、低抖动的倍频、分频、占空比调整、移相等，其精度般在ps的数量级。2.altpll模块的定制3.altpll模块的例化4.