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文档简介

异步时序逻辑电路的设计脉异步时序电路的设计步骤基本上与同步时序电路的设计步骤一样。但须特殊考虑：

⑴输入信号x及触发器的时钟信号CLK取值为:

0—无脉冲1—有脉冲

⑵采纳简化的状态表和状态图。

⑶在确定掌握函数时，不仅要确定各触发器的掌握输入信号，而且还需确定各触发器的时钟信号。

?时钟信号CLK应是现态Qn及输入x的函数.

?各触发器的输入掌握信号X应尽量使其仅为现态Qn的函数，

这样使其具有保证电路正常工作所需的建立和保持时间。

⑷状态不变时，令CLK=0，这样触发器的数据端变量就可认为是无关最小项d，这有利于函数的化简

例1用D触发器设计一个“x1–x1–x2”序列检测器。

⑴建立原始状态图和状态表如图1所示。

图1状态图

表

例1状态表

yn+1/ZXY

X1

X2

A

B/0

A/0

B

C/0

A/0

C

C/0

D/1

D

B/0

D/0

⑵状态化简

从原始状态表中可明显看到A、D等效，AD合并后可得到最小化状态表。

yn+1/ZY

X1

X2

A

B/0

A/0

B

C/0

A/0

C

C/0

A/1

⑶状态安排

yn+1/ZY

X1

X2

00

01/0

00/0

01

11/0

00/0

11

11/0

00/1

⑷确定掌握函数及输出函数

①作出CLK1、D1、CLK2、D2的卡诺图.

y1n+1y2n+1/ZY1Y2

X1

X2

00

01/0

00/0

01

11/0

00/0

11

11/0

00/1

10

dd/d

dd/d

在y1y2=10时，若x2=1时,有一个错误的输出1

因此修改输出函数表达式

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