15 仿真 - 青岛理工大学

数字逻辑实验指导1青岛理工大学Digital

LogicQuartusII应用向导2第一部分Quartus

II是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera

Hardware

DescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus

II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复

杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。每个同学应该在F：盘上建立自己的文件夹，把自己的程序等文件都保存在这个文件夹下。千万不要把自己的程序等文件保存在桌面、C：或D：盘上。关机后都消失了。不要用汉字作为文件名、文件夹名。文件名、实体名、信号名、变量名等必须以字母开头。Quartus

II

7.1的安装盘约1.7GB。31.1

license刚启动Quartus时，可能会弹出这样的信息：选择这个选项4点击OK5找到C：\altera\……\quartus\license.DAT由于Quartus的license与计算机的网卡号绑定，所以，每台机器都要按照下面的提示修改license.DAT文件打开license.DAT文件按照提示做6机房的计算机有硬盘保护，建议把license.DAT文件保存到F：盘网卡号7接着选择修改后的License.DAT文件点击OK8Quartus启动成功，91.2创建工程利用“New

Preject

Wizard”创建工程创建一个新的工程101.2创建工程11利用“New

Preject

Wizard”创建工程利用“New

Preject

Wizard”创建工程1.2创建工程你建立的文件夹工程名必须与实体名相同12可将所有相关的文件都加入进此工程1.2创建工程可可以以跳跳过过这这一一步步如果没有要加入的文件，就跳过13如果不需要加入设计文件，直接点击NEXT141.2创建工程点击NEXT151.2创建工程选择一个目标器件（本课程不需要）1.2创建工程可以跳过这一步16点击创建新文件图标171.3编辑VHDL源程序文件选择VHDL

FILE点击OK181.3编辑VHDL源程序文件在编辑窗口录入源程序1.3编辑VHDL源程序文件也可以提前用记事本把源程序编辑好，然后拷贝过来。千万不要用WORD编辑源程序。19顶层文件的实体名必须和工程名一致1.3编辑VHDL源程序文件20把源文件保存到你的文件夹里。211.3编辑VHDL源程序文件点击编译图标,开始编译221.4全程编译1.4全程编译23在编译过程中如果有错会给出错误提示,否则显示编译成功241.4全程编译选择编辑矢量波形文件1.5仿真选中波形文件,点击OK25首先建立一个新的波形文件波形编辑器1.5仿真261.5仿真按快捷键Alt+1，弹出如下窗口，按图中所示设置好后，点击List，所有端口信号会被列出来.271.5仿真如图，将输入输出信号拖动到波形文件窗口28给输入信号添加激励。如图按住鼠标左键不放，拖动一定距离，再将鼠标放在图中的浅兰色区域双击左键，这时会弹出一个窗口，在该窗口中输入波形值（位数据输入0或1，位矢量输二进制序列）并点击ok。291.5仿真选择总线数据格式30这时就给A端口加上了一段高电平，依此方法给所有的输入都加上指定激励。311.5仿真或者，利用

鼠标

和左

边的

图标

操作设置好的激励波形图1.5仿真32将输入的激励都加上以后，保存该波形文件331.5仿真在菜单中选择Tools->Simulator

Tool34功能仿真此处应为刚才保存的波形文件选择仿真类型(Functional),并创建功能仿真网表35功能仿真功能仿真网表创建完后点

击Start运行,运行完成后关闭此窗

口.36功能仿真37点击此处,开始仿真功能仿真也称为前仿真，主旨在于验证电路功能是否符合设计要求，其特点是不考虑电路门延时与路径延时，考察重点为电路在理想环境下的行为和设计构想是否一致。运行结束后会弹出功能仿真的波形报告,观察仿真波形并验证38功能仿真在菜单中选择Tools->Simulator

Tool弹出下面的窗口,改变仿真类型(选Timing),点击Start运行.运行结束后,关闭该窗口.39时序仿真选择仿真控制时序仿真40点击此处,开始仿真41时序仿真也称为布局布线后仿真或者后仿真，是指电路已经映射到特定的工艺环境后，综合考虑电路的路径延时与门延时的影响，验证电路的行为是否能够在一定时序条件下满足设计构想的功能。通过时序仿真能检查设计时序与