一种高速高精度全差分采样保持电路ASIC设计-高能物理研究所课件

一种高速、高精度全差分采样保持电路的ASIC设计2010年8月14日中国科学院高能物理研究所魏微中国科学院“核探测技术与核电子学”重点实验室一种高速、高精度全差分采样保持电路的ASIC设计2010年12主要内容设计需求结构选择工作原理设计指标整体设计仿真结果部分测试结果改进方案2主要内容设计需求3高能物理中的模数变换器典型的高能物理读出电子学系统特殊需求：多通道：64~128通道低功耗：探测器端、总体消耗、散热？较高的精度、合适的速度业界没有高能物理专用的ADC，一直只能采用其他类型替代物理信号同计算机信号的最终接口，模数混合器件设计困难，经常受到禁运等因素的限制3高能物理中的模数变换器典型的高能物理读出电子学系统4多通道模数变换片外ADC：需引出模拟信号电缆连接，波形读出电缆驱动，阻性负载，功耗很大不适合多通道集成——基于分立元件的前端读出方式片上高速ADC：无驱动问题多路开关，电平读出模拟电平读出，功耗大大降低切换的死时间需要高速ADC——基于集成电路的前端读出方式4多通道模数变换片外ADC：需引出模拟信号片内ADC的结构选择——主流ADC发展趋势FLASH多通道变换需要合适的精度，较快的速度

Σ-Δ：精度高、速度太慢

Pipeline：功耗、面积

Flash：功耗、面积太大，精度低逐次逼近：精度速度都比较合适、功耗低片内ADC的结构选择——主流ADC发展趋势FLASH多通道采样保持电路在模数变换中的地位多通道、高计数率变换需要较快的ADC变换速度S/H将信号离散化，使后端电路仅面对固定电平，降低了孔径误差的影响，对后端电路要求降低S/H电路是ADC动态误差的主要来源之一，对模数变换的性能影响至关重要高速、高精度ADC要求S/H电路具有较小的精度误差（增益）和很小的建立时间（速度）设计采样保持模块，应用在一款逐次逼近ADC设计中，实现实用性采样保持电路在模数变换中的地位多通道、高计数率变换需要较快的7主要内容设计需求结构选择工作原理设计指标整体设计仿真结果部分测试结果改进方案7主要内容设计需求整体结构和工作原理全差分采样保持电路，驱动后级逐次逼近ADC单元工作原理：复位：Φ1闭合，运放建立工作点，电容上极板电荷清零采样：Φ1d闭合，电容充电，输入信号被采样保持读出：Φ2闭合，其他断开，电容下极板翻转到输出端，作为运放反馈路径进行信号读出需采用两相不交叠时钟，防止交替过程中电荷泄放整体结构和工作原理全差分采样保持电路，驱动后级逐次逼近ADC优点谐波全差分电路抑制偶次谐波开关注入效应开关对差分支路注入等量电荷，电荷注入效应和时钟馈通效应作为共模噪声被抵消运放失调采样相运放失调被电容储存，读出相被抵消。运放失调被自动消零电容匹配性电容值仅影响采样速度，完全建立后采样信号同电容值无关读出相未发生电荷转移，保持信号同电容值也无关电容不需要精确匹配即能保证差分特性辅助开关Φ1、_Φ2：反馈开关尺寸失配将导致注入到输入端的电荷不一致添加辅助开关消除有限电荷注入失配的影响优点谐波辅助开关Φ1、_Φ2：采样开关采样开关导通电阻决定采样速率采用CMOS开关降低导通电阻导通电阻随输入信号电平而变化，导致谐波失真选择开关合适的宽长比比例，使导通电阻随输入电平变化较较为平坦10采样开关采样开关导通电阻决定采样速率10全差分采样保持运放设计三个部分：运放主体：两级增益连续时间共模反馈开关电容共模反馈11性能要求：开环增益80dB单位增益带宽100MHz负载电容6p建立时间小于20ns全差分采样保持运放设计三个部分：11性能要求：结构考虑采用两级结构：增益要求80dB，单级难以实现；建立时间小于20ns，有带宽要求FoldedCas+GainBoosting？Doublet可能影响建立时间特性Telescopic：动态范围主运放：差分对+共源共栅缺点：输出动态范围不如简单共源减小vdsat保证动态范围如果共源共栅在输入级？输入动态范围受限共模反馈复杂度增加两级结构带来共模反馈问题纯连续时间共模反馈：动态范围共模探测电阻驱动能力带宽、稳定性无法采用单一SCcmfb结构考虑采用两级结构：增益要求80dB，单级难以实现；建立时开关电容共模反馈SCcmfb通常控制偏置节点采用统一SCcmfb：正反馈，cmfb反馈环路需反相两级分别采用独立的SCcmfb？复杂：控制逻辑、开关、电容元件多利用部分连续时间共模反馈，复制第一级作为cmfb反相开关电容共模反馈SCcmfb通常控制偏置节点连续时间共模反馈设计考虑一般连续时间共模反馈问题阻性驱动、环路稳定性、动态范围结构选择：直接复制输入级、低阻输出（不存在稳定性问题）各工作点同输入级相同，容易建立版图可统一进行，提高匹配性环路稳定性设计考虑及仿真14连续时间共模反馈设计考虑一般连续时间共模反馈问题14共模反馈环路稳定性环路切断点采用理想共模反馈替代共模反馈环路相位裕度>60°输入共模范围：0.5~3.3共模增益：-46.3dB共模反馈环路稳定性环路切断点采用理想共模反馈替代共模反馈环路运放AC性能分析开关电容cmfb采用理想共模反馈替代WorstCase：GBW100MHz增益79dB相位裕度均>60°集成电路制造工艺将使得实际电路参数偏离仿真值工艺Corner仿真确定了工艺制造的最坏条件，保证运放在各种工艺条件下性能均能满足要求运放AC性能分析开关电容cmfb采用理想共模反馈替代集成电路开关电容共模反馈传统结构工作原理参考电容被充至参考值探测电容探测实际工作点采样相运放空闲，电容并联，电荷分配，稳定工作点保持相刷新参考电容，重新探测实际工作点尺寸选择输出端负载电容vs.收敛速度收敛速度：2个周期11bit建立时间：正沿13ns，负沿15ns17开关电容共模反馈传统结构17采样保持增益线性动态范围输入差分Vpp1.1V考察输出vs.输入线性度线性度好于2×10-518采样保持增益线性动态范围输入差分Vpp1.1V18采样保持动态性能采用10MHz采样率仿真（实际为3.125MHz）256点FFT动态特性：采样率10MHz，输入信号351.5625kHz（相关采样比为9）SFDR=82.3dB19采样保持动态性能采用10MHz采样率仿真（实际为3.125M采样保持版图12234主运放SCcmfb采样控制电源版图设计考虑：共心匹配噪声隔离电源网络分配作为IP单元集成在逐次逼近ADC中采样保持版图223主运放21主要内容设计需求结构选择工作原理设计指标整体设计仿真结果部分测试结果改进方案21主要内容设计需求22测试环境将采样保持模块集成于逐次逼近ADC中，对逐次逼近ADC进行测试测试平台：基于AlteraDE2开发板和板载CycloneIIFPGA完成数据读出利用FPGA外部引脚控制芯片以及同芯片进行互联利用FPGA内部自带niosII软核，同计算机进行通讯，完成数据传递FPGAUSBToPCSocketLVDSBufferDUTSDRAM22测试环境将采样保持模块集成于逐次逼近ADC中，对逐次逼近功能测试（通过片上模拟Probebuffer）23全差分采样保持输出瞬态波形和建立良好变化开始在采样开始后的第4个周期（100ns）同仿真相符功能测试（通过片上模拟Probebuffer）23全差分采动态性能测试（连同ADC）16384点FFT，采样率3.125MHz，输入信号211.52kHz（相关系数1109）（-3dBFS）ADC的非线性较大，反映到频谱中：无明显谐波，杂波很多24动态性能测试（连同ADC）16384点FFT，采样率3.12初步刻度考虑通过后端刻度，消除ADC非线性对动态性能的影响，从而留下采样保持电路的谐波特性以供分析刻度方案：25实际SARADC实际SARADC+刻度表一般刻度方法基于DAC，精度受限，且主要适合于修正线性误差（增益误差、失调误差），对非线性误差修正能力很有限初步刻度考虑通过后端刻度，消除ADC非线性对动态性能的影响，基于正弦波的刻度方案26利用被测ADC采样并FFT：得到精确的输入正弦波的频率FIR：通过FIR滤波器构建，确定各阶系数，构建极窄带带通滤波器——由于已知输入信号特性，通频带仅设定为输入频率一个点输入信号重建：利用上述FIR滤波器对输入信号重新进行数字滤波，得到基本noisefree的纯净参考正弦波利用runningaverage方法获得刻度表基于正弦波的刻度方案26利用被测ADC采样并FFT：得到精确刻度结果-低频27刻度结果-低频27刻度结果-中频28刻度结果-中频28刻度结果-高频29刻度结果-高频29定量总结30刻度后，ADC整体动态性能SFDR约70dB，SNDR约45dBADC引入的非线性被刻度消除，采样保持电路的动态性能实测结果初步满足10bit的要求定量总结