2023年研究生类研究生入学考试专业课电气与电子信息-数字电路2010-2022历年真题选编带答案难题含解析

2023年研究生类研究生入学考试专业课电气与电子信息-数字电路2010-2022历年真题选编带答案难题含解析（图片大小可自由调整）第1卷一.历年考点试题黑钻版(共75题)1.用JK-FF设计同步七进制减法计数器，画出逻辑图。2.对综合而言，VerilogHDL的wire型变量的取值可以是______、______、______和______。3.若n是输入信号的有效位数，则D/A转换器的分辨率是______。4.十进制数125.125对应的二进制数为______。A.1111101.001B.1111100.01C.1111101.101D.1111111.0015.约束项是______的变量取值组合，其值总是等于0。6.采用ISP器件进行逻辑设计的一般步骤包括______、______、______、______、______、______、______等过程。7.在使用中需要定时刷新的半导体器件是______。A.PROMB.DRAMC.PLAD.SRAM8.在VerilogHDL的关系运算中，如果某个操作数的值不定，则计算结果为。A.0B.1C.xD.z9.一个4位移位寄存器原来的状态为0000，如果串行输入始终为1，则经过4个移位脉冲后寄存器的内容为______。A.0001B.0111C.1110D.111110.在几个信号同时输入时，只对优先级别最高的进行编码叫______。11.IEEE于1995年将VerilogHDL采纳为______标准。12.只考虑本位数而不考虑低位来的进位的加法称为______。A.全加B.半加C.全减D.半减13.VerilogHDL是由______语言演化来的。A.BASICB.C语言C.PASCALD.VHDL14.最长线性序列移存型计数器可以构成______电路。15.用卡诺图化简Y(A，B，C，D)=∑m(3，5，6，7，10)+∑d(0，1，2，4，8)，化为最简与或表达式。16.字母字符“b”对应的ASCII码为______。17.在VerilogHDL的转移操作运算中，用符号“＞＞”实现对操作数的______操作。A.逻辑右移B.算术右移C.逻辑左移D.算术左移18.若4位二进制加法计数器(CT74161)的当前状态为Q3Q2Q1Q0=0001，经过33个时钟周期后，其状态(Q3Q2Q1Q0)为______。19.设计一个能存放8位二进制代码的寄存器，需要由______个触发器构成。A.8B.4C.3D.220.分析图所示的时序逻辑电路，写出电路的驱动方程和状态方程，列出状态转换表，画出状态转换图，并说明电路的逻辑功能和特点。

21.对于微分型单稳态电路，正常工作时其输入脉冲宽度应______输出脉冲宽度。22.用代码代表特定信号或者将代码赋予特定含义的过程称为______。A.译码B.编码C.数据选择D.奇偶校验23.基本RS触发器可以用______门和______门构成。24.输出n位代码的二进制编码器，一般有______个输入信号端。25.对RAM存储器进行读/写操作时，应向存储器芯片送出______和______控制信号。26.在下列电路中，不属于时序逻辑电路的器件是______。A.计数器B.移位寄存器C.半导体随机存储器RAMD.半导体只读存储器ROM27.在下列各图中，或非逻辑Z对应的逻辑图是______。

A．

B．

C．

D．28.伪随机信号发生器可以用______位的最长线性序列移存型计数器设计电路构成。29.电路如图所示，已知输入端的电压波形，试画出与之对应的Q和的波形。

30.触发器电路和输入波形如图所示，根据A、B和CP输入波形画出Q的输出波形。设触发器的初态为0。

31.下图所示电路完成的逻辑功能是______。

A．

B．

C．

D．32.以输出二进制代码的位数表示分解度的好坏，位数越多，说明量化误差______，转换精度______。33.TTL与非门的关门电平0.7V，开门电平为1.9V，当其输入低电平为0.4V，输入高电平为3.2V时，其低电平噪声容限为______A.1.2VB.1.3VC.0.3VD.1.5V34.时序逻辑电路由______和______两部分组成。35.已知Q3Q2Q1Q0是同步十进制计数器的触发器输出，若以Q3作进位，则其周期和正脉冲宽度是______。A.10个CP脉冲，正脉冲宽度为1个CP周期B.10个CP脉冲，正脉冲宽度为2个CP周期C.10个CP脉冲，正脉冲宽度为4个CP周期D.10个CP脉冲，正脉冲宽度为8个CP周期36.当输入变量中“1”的个数为奇数时，奇校验器的输出为______；当输入变量中“1”的个数为偶数时，奇校验器的输出为______。37.如下图所示由555定时器组成的电路是______。

A.多谐振荡器B.施密特触发器C.单稳态电路D.双稳态电路38.VerilogHDL的变量分为______和______两种。39.在下图所示的4个电路中，不能产生振荡的是______。

A．

B．

C．

D．40.旅客列车分为特快A，直快B和慢车C，它们的优先顺序为：特快、直快、慢车。在同一时间内，只能有一趟列车从车站开出，即只能给出一个开车信号。要求：

(1)采用传统组合逻辑电路设计方法设计电路，列出真值表，写出输出表达式，画出逻辑图。

(2)采用EDA设计方法，用VerilogHDL完成电路的设计。41.在定义VerilogHDL的标识符时，大小写字母是______的。42.已知Intel2732是4KB的ROM集成电路芯片，它有地址线______条，数据线______条。43.传统逻辑函数化简的常用方法有______和______。44.VerilogHDL的三态同相缓冲器的关键字是______和______。45.函数是______表达式。A.或与B.与或非C.与非与非D.或非或非46.一个摩尔(MOORE)型时序电路，当它检测到一个序列011时，输出变化(假设初始输出为0)，实现该时序电路至少需要______个状态。比如

X：

00110101101100011

Z：

000011111000111110047.为实现F=，下列电路接法正确的是______。

A．

B．

C．

D．48.试设计一个0101序列检测器，仅要求画出状态转换图和状态转换真值表。设该同步时序电路有一根输入线X，一根输出线Z，对应序列0101的最后一个1，输出Z=1，序列可以重叠检测。49.能把缓变输入信号转换成矩形波的电路是______。A.单稳态触发器B.多谐振荡器C.施密特触发器D.边沿触发器50.在VerilogHDL的端口声明语句中，用______关键字声明端口为输入方向。A.inputB.INPUTC.IND.output51.在VerilogHDL的设计模块中，一般用______型变量来定义硬件电路中的各种物理连线。A.registerB.netsC.register或netsD.integer52.在进行VerilogHDL的关系运算时，如果关系是真，则计算结果为______；如果关系是假，则计算结果为______；如果某个操作数的值不定，则计算结果为______。53.在进行VerilogHDL的位运算时，当两个操作数的位宽不同时，计算机会自动将两个操作数按______对齐，位数少的操作数会在高位用______补齐。54.一个倒T网络的10位D/A转换器的最小输出电压为0.01V，则当D=(1100000100)2时，对应的输出电压VO为______V。A.7.72B.8.56C.9.64D.10.2555.ROM和PLA在结构上都有一个______阵列和一个______阵列。56.4位倒T形电阻网络型D/A转换器的电阻网络的电阻权值有______种A.1B.2C.4D.857.数字信号具有在数值上和时间上都是______的特点，______是数字信号的典型代表。58.由与非门构成的基本RS触发器约束条件是______。59.触发器电路和输入波形如图所示，根据A、B和CP输入波形画出Q的输出波形。设触发器的初态为0。

60.ispLSI器件中的GLB是指______。A.全局布线区B.通用逻辑块C.输出布线区D.输出控制单元61.n位二进制加法计数器的最大计数值为______。62.采用正逻辑的与门的真值表为______。

A．

B．

C．

D．63.VerilogHDL于1983年正式推出，是目前______的硬件描述语言之一。64.当某片半导体随机存储器RAM芯片的控制信号CS=0和WE=1时，则该存储器______。A.只能进行读操作B.只能进行写操作C.可以进行读或者写操作D.不能进行任何操作65.逻辑函数F(A，B，C)=AB+BC+AC的最小项标准式为______A.F(A，B，C)=Zm(0，1，2，4)B.F(A，B，C)=Zm(3，5，6，7)C.F(A，B，C)=∑m(0，2，3，4)D.F(A，B，C)=Zm(2，4，6，7)66.欲将正弦波转换为矩形波应使用______电路。A.多谐振荡器B.施密特触发器C.单稳态触发器D.基本RS触发器67.将二进制、八进制和十六进制数转换为十进制数的共同规则是______。68.将下列逻辑函数化为最简与或式：

Y1=ABC+Bc+BCD+AB

关于Y2的函数见图的卡诺图所示。

69.集电极开路门(OC)在使用时须在输出端与输入端之间接一电阻。70.二进制数'B1101011.011对应的八进制数为______，对应的十六进制数为______。71.正逻辑的或非门是负逻辑的______；正逻辑的与非门是负逻辑的______。72.能使的输入是______。A.A=0，B=C=1B.A=B=C=0C.A=B=1，C=0D.A=B=C=173.在时序逻辑电路中，若所有触发器共用一个时钟源，则是异步时序逻辑电路。74.分析图所示的逻辑图，设初始状态为QAQBQCQD=1101，请画出状态转换图(按QA～QD排列)，其中74194的真值表如表所示。

分析图所示的逻辑图，设初始状态为QAQBQCQD=1101，请画出状态转换图(按QA～QD排列)，其中74194的真值表如表所示。

75.试分析下图所示电路，说明电路功能。

第1卷参考答案一.历年考点试题黑钻版1.参考答案：解：设计同步七进制减法计数器需要三级触发器Q3Q2Q1，减法计数器的特点是每来一个计数脉冲，计数器的状态递减1。根据计数器的特点画出状态转换图如图1所示，B是借位输出端，对应的状态转换卡诺图如图2所示。

图1

图2

对状态卡诺图化简得到状态方程和输出方程

将没有参加编码的“111”状态代入状态方程，计算得到其次态为“110”，电路不存在死循环。

把JK触发器的特性方程与状态方程比较，得到驱动方程

由驱动方程和输出方程画出同步七进制减法计数器的逻辑图如下图所示。

2.参考答案：0，1，x，z3.参考答案：1/(2n-1)4.参考答案：A5.参考答案：不允许出现或不可能出现6.参考答案：逻辑设计规划、设计输入、设计检验、布局布线、逻辑模拟、熔丝图生成、下载编程7.参考答案：B8.参考答案：C9.参考答案：D10.参考答案：优先编码11.参考答案：IEEE#1064-199512.参考答案：B13.参考答案：B14.参考答案：序列信号发生器15.参考答案：解：卡诺图如图所示。

最简与或表达式为：16.参考答案：1100010B('H62)17.参考答案：A18.参考答案：0010；19.参考答案：A20.参考答案：(1)触发器的驱动方程、输出方程和状态方程如下。

(2)状态转换表如下。

(3)状态转换图如下。

(4)功能：同步五进制加法计数器，有自启动特性。21.参考答案：小于22.参考答案：B23.参考答案：与非门，或非门24.参考答案：2n；25.参考答案：26.参考答案：D27.参考答案：B28.参考答案：大于等于1529.参考答案：时序图如图所示。

30.参考答案：31.参考答案：A32.参考答案：越小，越高33.参考答案：C34.参考答案：组合逻辑电路，存储电路(即触发器)35.参考答案：B36.参考答案：1；037.参考答案：C38.参考答案：网络型(netstype)，寄存器型(registertype)39.参考答案：A40.参考答案：解：本题的逻辑功能与第上题完全相同，只是文字描述不同，因此解题过程和结果参考上题。41.参考答案：不同42.参考答案：12，843.参考答案：代数法(公式法)和图形法(卡诺图法)44.参考答案：bufff1,bufff045.参考答案：C46.参考答案：347.参考答案：D48.参考答案：设计电路的最简原始状态图如图1所示，其中x表示输入信号，z表示输出信号；S0表示初始状态(即没有接收任何输入的状态)；S1表示输入第1个“0”(正确输入)的状态；S2表示连续输入“01”(正确输入)的状态；S3表示连续输入“010”(正确输入)的状态。

设计电路共4个状态，需要Q1和Q2两个触发器完成，其状态编码如图2所示，状态转换表如表所示。

图1

图2