eda技术实用教程-veriloghdl答案

eda技术实用教程-veriloghdl答案【篇一：eda技术与vhdl程序开发基础教程课后答案】eda的英文全称是electronicdesignautomation2.eda系统设计自动化eda阶段三个发展阶段3.eda技术的应用可概括为4.目前比较流行的主流厂家的eda软件有、5.常用的设计输入方式有原理图输入、文本输入、状态机输入6.常用的硬件描述语言有7.逻辑综合后生成的网表文件为edif8.布局布线主要完成9.10.常用的第三方eda工具软件有synplify/synplifypro、leonardospectrum1.8.2选择1.eda技术发展历程的正确描述为（a）acad-cae-edabeda-cad-caeceda-cae-caddcae-cad-eda2.altera的第四代eda集成开发环境为（c）amodelsimbmux+plusiicquartusiidise3.下列eda工具中，支持状态图输入方式的是（b）aquartusiibisecispdesignexpertdsyplifypro4.下列几种仿真中考虑了物理模型参数的仿真是（a）a时序仿真b功能仿真c行为仿真d逻辑仿真5.下列描述eda工程设计流程正确的是（c）a输入-综合-布线-下载-仿真b布线-仿真-下载-输入-综合c输入-综合-布线-仿真-下载d输入-仿真-综合-布线-下载6.下列编程语言中不属于硬件描述语言的是（d）avhdlbverilogcabeldphp1.8.3问答1.结合本章学习的知识，简述什么是eda技术？谈谈自己对eda技术的认识？答：eda（electronicdesignautomation）工程是现代电子信息工程领域中一门发展迅速的新技术。2.简要介绍eda技术的发展历程？答：现代eda技术是20世纪90年代初从计算机辅助设计、辅助制造和辅助测试等工程概念发展而来的。它的成熟主要经历了计算机辅助设计（cad，computeraideddesign）、计算机辅助工程设计（caed，computeraidedengineeringdesign）和电子设计自动化（eda，electronicsystemdesignautomation）三个阶段。3.什么是soc？什么是sopc？答：soc（systemonchip，片上系统）sopc（systemonaprogrammablechip，片上可编程系统)4.对目标器件为cpld/fpga的vhdl设计，主要有几个步骤？每步的作用和结果分别是什么？答：一个完整的eda工程通常要涉及到系统建模、逻辑综合、故障测试、功能仿真、时序分析、形式验证等内容。而对于设计工程师而言，系统建模中的器件模型有生产厂商给出，工程师只需要完成系统设计、逻辑综合、布局布线、仿真验证和下载测试几个步骤。5.简述asic设计和cpld/fpga设计的区别？答：专用集成电路(asic)采用硬接线的固定模式，而现场可编程门阵列(fpga)则采用可配置芯片的方法，二者差别迥异。可编程器件是目前的新生力量，混合技术也将在未来发挥作用。6.阐述行为仿真、功能仿真和时序仿真的区别？答：行为仿真只考虑逻辑功能。功能仿真仅仅完成了对vhdl所描述电路的逻辑功能进行测试模拟，以观察其实现的功能是否满足设计需求，因而仿真过程并不涉及任何具体器件的硬件特性。时序仿真则是比较接近真实器件运行的仿真，在仿真过程中已经对器件的物理模型参数做了恰当的考虑，所以仿真精度要高得多。7.详细描述eda设计的整个流程？答：系统规格制定（definespecification）设计描述（designdescription）功能验证（functionverification）逻辑电路合成（logicsynthesis）逻辑门层次的电路功能验证（gate-levelnetlistverification）配置与绕线（placeandrouting）绕线后的电路功能验证（postlayoutverification）8.为什么要进行硬件电路的后仿真验证和测试？答：后仿真考虑了实际器件的模型参数，能够更好的模拟实际电路工作状态。测试是检验设计合格的最直接的方式。2.8.1填空1.可编程逻辑器件的英文全称是2.可编程逻辑器件技术经历了三个发展阶段3.cpld个部分4.目前市场份额较大的生产可编程逻辑器件的公司有altera、xillinx、lattice5.根据器件应用技术fpga6.快速通道/互联通道包括行互连、列互联、逻辑阵列块、逻辑单元7.常用的的fpga配置方式为8.实际项目中，实现fpga的配置常常需要附加一片9.球状封装的英文缩写为bga10.cpld/fpga2.8.2选择1.在下列可编程逻辑器件中，不属于高密度可编程逻辑器件的是（d）aepldbcpldcfpgadpal2.在下列可编程逻辑器件中，属于易失性器件的是（d）aepldbcpldcfpgadpal3.下列逻辑部件中不属于altera公司cpld的是（a）a通用逻辑块（glb）b可编程连线阵列（pia）c输入输出控制（i/o）d逻辑阵列块（lab）4.下列逻辑部件中不属于lattice公司cpld的是（d）a通用逻辑块（glb）b全局布线区（grp）c输出布线区（orp）d逻辑阵列块（lab）5.下列fpga中不属于xilinx公司产品的是（d）axc4000bvirtexcspartandcyclong6.下列fpga中不属于alter公司产品的是（b）aflex10kbvirtexcstratixdcyclone7.下列配置方式不属于fpga配置模式的是（d）a主动串行配置模式b被动串行配置模式c主动并行配置模式d被动从属配置模式8.下列因素中通常不属于cpld/fpga选型条件的是（d）a逻辑资源b功耗和封装c价格和速度d产地2.8.3问答1.结合本章学习的知识，简述cpld的基本结构？答：虽然cpld种类繁多、特点各异，共同之处总结起来可以概括为三个部分：●可编程逻辑阵列块；●输入/输出块；●互联资源；其中，可编程逻辑阵列块类似于一个低密度的pal/gal，包括乘积项的与阵列、乘积项分配和逻辑宏单元等。乘积项与阵列定义了每个宏单元乘积项的数量和每个逻辑块乘积项的最大容量，能有效的实现各种逻辑功能。2.结合本章学习的知识，简述fpga的基本结构？答：基于sram编程的fpga以xilinx的逻辑单元阵列（lca，logiccellarray）为例，基本结构如图2-20所示。模块图2-20fpga的基本机构反熔丝技术fpga器件的逻辑结构采用基于多路选择器的基本逻辑单元，配置数据放在反熔丝开关矩阵中，通过编程使部分反熔丝介质击穿，导通开关从而实现器件的编程。如图2-21所示互联资源逻辑阵列图2-21反熔丝技术的fpga结构3.基于sram编程的fpga有哪些特征？优缺点？答：fpga器件的优点：●可以反复编程，对于一般规模的器件，上电几十毫秒就可以完成配置数据的加载；●开发设计不需要专门的编程器；●与cmos工艺的存储器兼容，价格较低；fpga器件的缺点：●由于器件掉电后sram容易丢失配置数据，因而常常在fpga外部添加一个制度春初期prom或eprom来保存这些配置数据，从而给配置数据的保密带来了困难；●器件内部可编程连线和逻辑定义通过大量的传输门开关实现，从而导致电阻变大，传递信号的速度收到影响，限制工作频率；4.简述max7000器件的结构及特点？答：【篇二：eda技术课程大纲】开课对象：电子信息工程/电子信息科学与技术/电子科学与技术/集成电路设计专业本科学生课程类别：学院定必修一、课程的任务和目的本课程是电类专业的专业基础课，要求学生通过本课程的学习和实验，初步掌握常用eda工具的使用方法、fpga的开发技术以及vhdl语言的编程方法。能比较熟练地使用quartusii等常用eda软件对fpga和cpld作一些简单电路系统的设计，同时能较好地使用vhdl语言设计简单的逻辑电路和逻辑系统，学会行为仿真、时序仿真和硬件测试技术，为现代eda工程技术的进一步学习，asic器件设计以及超大规模集成电路设计奠定基础。作为一门专业基础课，除了为现代电子线路课程，软件无线电课程奠定理论和实践方面的基础外，还是其他一些课程的先修课，如微电子导论、现代asic设计、硬件描述语言仿真/综合器设计、大规模集成电路设计等。二、课程内容与基本要求（一）概论介绍现代eda技术，vhdl概况，介绍自顶向下的系统设计方法以及fpga和cpld的基本技术，要求对现代eda技术及实现工具的使用方法和发展情况有一初步了解。（二）eda设计流程及工具首先介绍基于eda软件的fpga/cpld开发流程和asic设计流程，然后分别介绍与这些设计流程中各环节密切相关的eda工具软件，最后简述quartusii的基本情况和ip。（三）fpga/cpld结构与应用主要介绍几类常用的大规模可编程逻辑器件的结构和工作原理。对cpld的乘积项原理和fpga的查找表原理分别进行剖析。最后介绍相关的编程下载和测试技术。（四）vhdl设计初步通过数个简单、完整而典型的vhdl设计示例，使学生初步了解用vhdl表达和设计电路的方法，并对由此而引出的vhdl语言现象和语句规则能逐步趋向系统的了解。（五）quartusii应用向导通过实例，详细介绍基于quartusii的vhdl文本输入设计流程，包括设计输入、综合、适配、仿真测试和编程下载等方法，以及quartusii包含的一些有用的测试手段，最后介绍原理图输入设计方法。（六）vhdl设计进阶介绍一些新的实例及相关的vhdl语法知识，使学生进一步了解vhdl语言现象和语句规则的特点，以及应用vhdl表达与设计电路的方法。（七）宏功能模块与ip应用altera提供了可参数化的宏功能模块和lpm函数，并基于altera器件的结构做了优化设计，使得设计的效率和可靠性得到了很大的提高。可以根据实际电路的设计需要，选择lpm库中的适当模块，并为其设定适当的参数，满足设计的需要。本章通过一些示例介绍lpm宏功能模块与ip核的使用方法。（八）状态机设计介绍使用vhdl设计有限状态机一般性程序结构；介绍状态机的实用程序设计、状态编码方法以及非法状态排除技术。（九）vhdl程序结构与规则介绍vhdl的基本程序结构，包括实体、结构体、进程、库和子程序等主要语句结构，要求掌握vhdl可综合程序设计的基本程序结构。重点了解进程语句结构及其运行特点。（十）vhdl语句与vhdl仿真简要介绍vhdl编程的3种描述风格；介绍vhdl仿真方法、目的和延时模型、简介vhdl程序综合概念与可综合的要求，介绍时序电路和组合电路的设计要点和方法。（十一）设计优化和时序分析分析资源优化、速度优化的常用方法，介绍quartusii中优化设置与优化设计方法、以及时序分析方法。（十二）实验由于本课程是一实践性很强，且软硬件设计密切结合的课程，所以安排了较多的实验内容，实验总学时为21，除实验1为基础实验，其余均为综合、设计性实验。实验1：基于vhdl的简单组合与时序电路设计4学时实验2：quartusii原理图设计4学时实验3：7段数码管显示译码设计4学时实验4：数控分频器设计4学时实验5：正弦波形信号发生器设计4学时实验6：8位十六机制频率计设计4学时实验7：序列检测器设计）4学时实验8：数据采集电路和简易存储示波器设计4学时实验9：比较器和d/a实现的d/a电路设计4学时实验10：乐曲硬件演奏电路设计4学时三、与各课程的联系先修课程：c语言，脉冲与数字电路，电路分析，信号系统，高等数学，微机原理。四、对学生能力培养的要求通过对本课程的学习，学生能较好地掌握全新的硬件电子系统的设计技术，更深刻地了解计算机软件语言与硬件语言实现的现代电子系统设计能力。通过理论学习与实践设计锻炼的紧密结合，提高理论与工程实际相结合的能力，为未来进一步的学习和工作实践奠定良好基础。五、学时分配本课程总学时数为51，其中授课30学时，实验21学时，具体分配如下：（一）概论2学时（二）eda设计流程及工具2学时（三）fpga/cpld结构与应用2学时（四）vhdl设计初步4学时（五）quartusii应用向导2学时（六）vhdl设计进阶4学时（七）宏功能模块与ip应用2学时（八）状态机设计2学时（九）vhdl程序结构与规则2学时（十）vhdl语句与vhdl仿真1学时（十一）设计优化和时序分析1学时（十二）实验实验1：基于vhdl的简单组合与时序电路设计4学时实验2：quartusii原理图设计4学时实验3：7段数码管显示译码设计4学时实验4：数控分频器设计4学时实验5：正弦波形信号发生器设计4学时实验6：8位十六机制频率计设计4学时实验7：序列检测器设计）4学时实验8：数据采集电路和简易存储示波器设计4学时实验9：比较器和d/a实现的d/a电路设计4学时实验10：乐曲硬件演奏电路设计4学时六、教材与参考书教材：eda技术实用教程（第三版），潘松、黄继业编著，科学出版社，2006。参考书：cpld/fpga的开发与应用，徐志军、徐光辉编著，电子工业出版社，2002；电子设计自动化（eda）教程，王锁萍，电子科技大学出版社，2000；数字系统设计与pld应用技术，蒋璇、臧春华编著，电子工业出版社，2001；sopc技术实用教程，潘松、黄继业、曾毓编著，清华大学出版社，2005；数字系统设计与veriloghdl，王金明、杨吉斌编著，电子工业出版社，2002；alteradigitallibrary，alteracorporation，altera，2002；databook2001，xilinxinc.，xilinx，2001。黄河科技学院2010至2011学年第1学期学期授课计划2010年9月8日【篇三：eda技术习题】前最流行的并成为ieee标准的硬件描述语言包括vhdl语言和veriloghdl语言。2.eda中文全称是电子设计自动化。ip核在eda技术和开发中具有十分重要的地位，ip指的是知识产权核或知识产权模块。3.将硬件描述语言转化为硬件电路的重要工具软件称为hdl综合器。p214.一般情况下，fpga是基于与或阵列的可编程逻辑结构，cpld是基于查找表的可编程逻辑结构。p285.eda仿真过程中主要涉及时序仿真和功能仿真。6.eda的优化设计主要是进行资源优化和速度优化，其中速度优化主要有流水线设计、寄存器配平和关键路径法等三种优化方法。p3267.vhdl子程序有procedure、function两类。p2308.eda的中文全称为_电子设计自动化_______，hdl为_硬件描述语言___。9.基于eda软件的fpga/cpld设计流程为：原理图/hdl文本输入→_功能仿真_→综合→适配→_时序仿真__→编程下载→硬件测试。10.fpga中文全称是_现场可编程门阵列_，cpld中文全称是_复杂可编程逻辑器件_。其中___cpld__是基于乘积项的可编程逻辑结构，_fpga__是基于查找表的可编程逻辑结构。p2811.vhdl语言按照执行顺序的不同可以分为_顺序语句_和并行语句_语句。12.在仿真延时中，y=xafter20ns中的20ns指的是__固有______延时,y=transportxafter20ns中的20ns指的是__传输__延时。p15113.资源优化主要有__资源共享_、_逻辑优化__和_串行化__等三种优化方式。p326二、问答题1．与传统电子设计方法相比，eda采什么设计方法？比较这两种设计方法的区别？答：eda采用自顶向下的设计方法手工设计方法缺点：1)设计、调试十分困难。2)查找和修改十分不便。3)大量文档，不易管理。4)可移植性差。5)只有在设计出样机或生产出芯片后才能进行实测。eda技术有很大不同：1)采用硬件描述语言作为设计输入。2)库(library)的引入。3)设计文档的管理。4)强大的系统建模、电路仿真功能。5)具有自主知识产权。6)标准化、规范化及ip核的可利用性。7)自顶向下设计方案。8)自动设计、仿真和测试技术。9)对设计者的硬件知识、经验要求低。10)高速性能好（与以cpu为主的电路系统相比）。11)纯硬件系统的高可靠性。.2．简述eda设计流程。答：设计输入综合适配仿真下载硬件测试3．根据编程方式的不同，pld器件可以分为哪几类？熔丝型器件；反熔丝型器件；eprom型；eeprom型；sram型；flash型。4．什么是重载？重载函数有何用处？答：同样名称的函数可以用不同的数据类型作为此函数的参数定义多次，以此定义的函数称为重载函数；5．vhdl语言按照执行顺序的不同可以分为哪两类基本语句？并且各举一例说明。答：顺序语句和并行语句1.什么是自顶向下的设计方法？与传统电子设计方法相比有什么优点？答：自顶向下就是在整个设计流程中各个设计流程逐步求精的过程，即是从高抽象级别到低抽象级别的整个设计周期。优点：在整个设计过程中不必太注意目标器件的设计细节。2.在fpga设计过程中，综合的含义是什么？主要有哪几种类型的综合？答：综合：将用行为和功能层次表达的电子系统转换成为低层次的便于具体实现的模块组合装配的过程。有语言综合、行为综合、逻辑综合、结构综合3.eda技术最终实现目标的asic可以通过哪三种途径完成？答：门阵法标准单元法可编辑逻辑器件控制法4.简述信号与变量的主要区别。（3分）1答：p1305.在vhdl设计中，给触发器复位有哪两种方法？如果时钟进程中用了敏感信号表，哪种复位方式必须要把复位信号放在敏感信号表中？（3分）答：同步复位异步复位。异步复位6．利用fpga构成数字系统时为什么需要配备一个prom或eeprom?（2分）三、vhdl程序填空：（10分，每空1分）下面程序是一个具有加法和减法功能的16位计数器vhdl描述，试补充完整。空1ieee;（library）use空2.std_logic_1164.all;(ieee)useieee.空3.all;(std_logic_unsigned)空4cnt_add_subis(entity)port(clk:instd_logic;rst:instd_logic;enable:instd_logic;add_sub:instd_logic;q:outstd_logic_vector(15downto0));endcnt_add_sub;architecturecnt_add_subof空5is(cnt_add_sub)空6q_tmp:std_logic_vector(15downto0);(signal)begin空7(clk,rst)(process)begin空8rst=1thenq_tmp=(others=0);(if)elsif空9andclk=1then（clk’event）ifenable=1thenifadd_sub=1thenq_tmp=q_tmp+1;q_tmp=q_tmp-1;else空10;(endif)endif;endif;endprocess;q=q_tmp;endcnt_add_sub;下面程序是一位全加器的vhdl描述，试补充完整。--半加器描述空1ieee;(library)useieee.std_logic_1164.all;entity空2is(h_adder)空3(a,b:instd_logic;co,so:outstd_logic);endentityh_adder;architecture空4ofh_adderis(fh1)beginso=not(axor(notb));co=aandb;endarchitecturefh1;--一位全加器顶层设计描述??entityf_adderisport(ain，bin，cin:空5std_logic;(in)cout，sum:outstd_logic);endentityf_adder;architecturefd1off_adderis空6h_adderis(component)port(a，b:instd_logic;co，so:outstd_logic);endcomponent；空7d，e，f:std_logic;(signal)beginu1:空8portmap(a=ain，b=bin，co=d，so=e);(h_adder)u2:h_adderportmap(a=空9，b=cin，co=f，so=sum);(e)cout=d空10f;(or)endarchitecturefd1;在程序中存在5处错误，试找出错误，写出错误原因，并写出正确语句。第1行－libraryieee;第2行－useieee.std_logic_1164.all;第3行－useieee.std_logic_unsigned.all;第4行－entitydecoder38is第5行－port(q0:outstd_logic_vector(7downto0);第6行－q1:instd_logic_vector(2downto0);第7行－en:instd_logic);第8行－endentitydecoder38;第9行－architecturecode1ofdecoderis(decoder38)第10行－begin第11行－process()(process(q1))第12行－signaltemp:std_logic_vector(7downto0);(variable)第13行－begin第14行－ifen=1thentemp:=zzzzzzzz;(port)第15行－else第16行－caseq1is第17行－when000=temp:=00000001;第18行－when001=temp:=00000010;第19行－when010=temp:=00000100;第20行－when011=temp:=00001000;第21行－when100=temp:=00010000;第22行－when101=temp:=00100000;第23行－when110=temp:=01000000;第24行－when111=temp:=10000000;第25行－endif;第27行－endprocess;第28行－endarchitecturecode1;四、vhdl程序改错：（10分）在程序中存在5处错误，试找出错误，写出错误原因，并写出正确语句。第1行－libraryieee;第2行－useieee.std_logic_1164.all;第3行－entitymux4is第4行－第5行－port(s0,s1,a,b,c,d:instd_logic;y:outstd_logic;);（删去；）(前插入endcase)第26行－q1=temp;(q0