用DSP实现时钟复位功能

第二章CPU基本功能实现2.1电源模块的设计TMS320F2812芯片采用双供电模式，1.8V（主频135MHz）内核电压和3.3V外围接口电压。芯片的上电顺序是：先加载外围接口电压3.3V，当外围接口电压升至2.5V时开始加载芯片核电压1.8V，电压爬升小于10ms。芯片下电的顺序是：先断掉外围接口电压3.3V，复位信号始终低有效，保持8us，接着使芯片核电压1.8V降为0。实际系统的外接电源采用的是+5V开关电源，所以硬件电路中必须采用电源转换芯片组。市场上电源转换芯片的种类丰富、厂家繁多，结果认真分析和比较,本系统中采用的电源转换芯片与DSP芯片为同一家厂家TI公司，芯片之间的兼容性好，可靠性高，性能参数指标具有一致性。电源芯片TPS767D301为+5V外接电压转换+3.3V提供可能，采用可调电源芯片TPS767D301为F2812提供1.8V（主频135MHz）或1.9V（主频150MHz）的核电压。TMS320F2812典型的上电掉电次序图如下图所示:1.6V ； I 15V1.6V ； I 15V伽1的 ! :Power-DownSequence图2-1TMS320F2812典型的上电掉电次序图如下图所示：在使用TPS767D301芯片时要注意上电次序的问题,要求对3.3V先上电，1.8V后上电，最好使1、8V的上电时间晚一点，利用电阻电容做到一些延迟。当TMS320F2812芯片在主频135MHz情况下工作时，芯片功耗为565mW，电

流消耗仅在0.2A左右，存储器需要0.2A的电流，CPLD需要0.1A，可调电源转换芯片TPS767D301的最大输出电流为1A,完全可以满足模块需要。由于TPS767D301芯片自身能够产生复位信号，此复位信号可直接供DSP芯片使用，从芯片的22引脚直接输出复位信号。TPS757D3XXRESET28C1―0.1疔丁50VOUT250kQRESETRESET28C1―0.1疔丁50VOUT250kQRESETENOUTGND2310[1F图2-2TPS767D3xx结构图此电源转化芯片组既可以满足系统工作时的电流要求，又可以解决DSP芯片上、下电顺序问题。DSP芯片的电源部分设计如图所示。

2.2时钟信号设计TMS320F2812处理器片上带有基于PLL的时钟模块，为器件及各种外设提供时钟信号。锁相环有4位倍频设置位，可以为处理器提供各种速度的时钟信号。一般有两种方法为DSP芯片提供时钟电路。（1） 使用内部振荡器，即在DSP芯片的X1/XCLKIN和X2引脚之间连接一个石英晶体和两个电容，利用DSP芯片内部的振荡电路组成并联谐振电路，可产生与外加晶体同频率的时钟信号。两个电容一般在10~30pF之间选择，它们可对时钟频率起到微调作用。石英晶体的频率等于DSP芯片主频的80%X25%,即GPA1的频率=135MHzX80%X25%=27MHz，故选取30MHz的晶体，能够满足DSP芯片的工作要求，两个电容分别选取24pF。（2） 使用外部时钟源。即采用封装好的晶体振荡器，将外部时钟源直接接到X1/XCLKIN引脚上，X2引脚悬空。本报告中TMS320F2812处理器的时钟信号设计采用方法（1），其设计原理图如图2-2所示：Y1: 30MHZ—24PF24PF T 图2-3DSP芯片的时钟信号设计TMS320F2812用30MHz外部晶体给F2812提供时钟，并使能F2812片上PLL电路。PLL倍频系数由PLL控制寄存器PLLCR的低4位控制，可有软件动态地修改，外部复位信号（XRS）将此4位控制位被清为0（CCS中的复位命令将不对此4位控制位作清0操作），F2812的CPU最高可工作在150MHz主频下，也即对30MHz输入频率进行5倍频。PLLCR控制位与倍频系数的关系如下表2-1所示：表2-1PLLCR控制位与倍频系数关系表位名称类型XRS重叠描述3:0DIVR/W0,0,0,0系统时钟输出-（X时钟输入*n）/2（n代表复位倍增因数）位值n系统时钟输出0000复位旁路X时钟输入/200011X时钟输入/200102X时钟输入00113X时钟输入*1.501004X时钟输入*201015X时钟输入*2.501106X时钟输入*301117X时钟输入*3.510008X时钟输入*410019X时钟输入*4.5101010X时钟输入*5101111保留位110012保留位110113保留位111014保留位111115保留位15:4|保留位|R=0| 0:0时钟电路如图7所示，利用DSP内部的PLL锁相环，30MHz频率输入，利用PLL倍频至150M。这里设置PLLCR的3,2，1，0位为1010，利用公式时钟输入CLKIN二（0SCCLK*10）/2,可验证得到CLKIN=150MHZ，恰好等于F2812芯片的最高主频。在设计时钟电路和设置时钟倍频时，要注意切忌使倍频系数与外部时钟源频率的乘积大于F2812的最高主频150MHZ,否则芯片将不能正常工作。2.3JTAG边界扫描接口的设计JTAG标准是1990年由国际电气和电子工程师协会（IEEE）公布的1149.1标准，是针对现代大规模集成电路测试、检验困难而提出的基于边界扫描机制和标准测试存取的国际标准。边界扫描就是对含有JTAG逻辑的集成电路芯片边界引脚通过软件完全控制和扫描观察其状态的方法，这种能力使的高密度的大规模集成芯片在线测试成为可能。其原理是在芯片的输入/输出引脚内部安排存储单元，用来保存引脚状态，并在内部将这些存储单元连接在一起，通过一个输入引脚TDI引入和一个输出引脚TDO引出。正常情况下，这些存储单元不工作，在测试模式下，存储单元存储输入/输出状态，并在测试存储口（TAP）的控制下输入/输出。此外，F2812和支持实时运行模式，在处理器正在运行，执行代码并且处理中断时，可修改存储器内容、外设、和寄存器位置。用户也可以通过非时间关键代码进行单步操作，同时可在没有干扰的情况下启用即将被处理的时间关键中断。F2812在CPU的硬件内执行实时模式。这是F2812所特有的功能，无需软件监控。此外，还提供了特别分析硬件，以使用户能够设定硬件断点或者数据/地址观察点并当一个匹配发生时生成不同的用户可选中断事件。借助于JTAG的简化的流程为先固定器件到电路板上，从而大大加快工程进度，实现对DSP芯片内部所有部件的编程。JTAG边界扫瞄和仿真接口包括TCK：测试时钟；TDI/TDO：测试数据输入和输出；TMS:测试模式选择；TRST:测试接口复位；EMU[1:O]仿真引脚；TCKRET:复制了的TCK信号。一个完整的DSP应用系统必须具有仿真器的标准接口，通过这个接口，用户可以通过PC调试、下载应用软件到指定的应用板。TIDSP芯片提供片上仿真支持,使CCS能控制程序的运行并实时监视程序的活动。仿真器提供与主机通信的JTAG接口，主机与目标DSP通信是通过JTAG接口来完成的，这种连接方式对DSP目标系统的实时性能没有太大的影响，片上仿真硬件提供以下功能：1、 运行、停止或复位DSP芯片；2、 将代码和数据加载到DSP芯片中；3、 检查硬件指令或数据相关的断点；4、 各种计算功能，包括精确到指令周期的剖切（Profile）功能；5、 提供主机和目标系统间的实时数据交换。一般情况下，在系统成功应用之前，需要大量的调试工作，以确保板卡和软件程序正常工作，为了方便软件调试，JTAG接口尤为重要，只有JTAG接口设置好,才能通过仿真器被CCS识别，从而进行大量的仿真测试实验。图8是F2812的JTAG接口电路。TI公司为DSP芯片F2812设置了符合国际标准的JTAG逻辑测试口。仿真电缆和JTAG测试口的连接通过一个14针的仿真头来实现，仿真头上的信号连接关系图所示。其中TDI_DSP和TDO_DSP是测试数据的输入和输出，TMS_DSP是测试模式的选择，TCK_DSP和TRST_DSP是测试时钟的输出和返回。考虑到JTAG下载口的抗干扰性，在与DSP相连接的端口需要采用上拉设计。

VDD3』[]]0K]0KTl空尢f"wf]VDD3』[]]0K]0KTl空尢f"wf]］斗咋3n斗]]Vi-97STOO11TCK309S■ ■i】斗恥ru】□EMU)图2-4JTAG接口电路2.4DSP外围电路的设计DSP芯片的最小系统设计是保证DSP芯片正常工作，完成基本的运算处理功能。但生产厂商为DSP芯片配置了大量的片内外围设备，给用户提供了丰富的硬件资源和系统操作能力。F2812芯片的片内外围设备主要包括片内A/D、异步串行口、同步串行口、3个32位的CPU定时器、2个事件管理器、多通道缓冲串行口等。DSP外围电路的设计就是完成F2812芯片的片内外围设备的连接和通信，使其为用户提供方便。2.4.1外扩RAM的设计随着数据采样率的提高，数字信号处理方法的复杂化及运行实时库软件的使用，使得数据量和程序代码大大增加，DSP芯片内部的片内RAM无法满足实际需要，所以必须考虑外部存储器的扩展问题。F2812芯片内部配置了18Kx16bits的单周期访问RAM,但它无法满足实时数据采集和存储要求，所以采用CYPRESS公司的CY7C1041BV33芯片扩展F2812芯片的外部存储器。F2812芯片的外部存储器扩展接口XINTF是一种非多路选通的异步总线，它的最大扩展能力为512KX16bits,考虑到硬件成本太高，最后外部存储器扩展到256KX16bits。CYPRESS公司的CY7C1041BV33芯片是一款高性能CMOS静态RAM，工作电压+3.3V，最快访问时间是12ns，它的最大容量为256KX16bits,具有的基本输入/输出信号有：地址总线（是输入信号）、数据总线（是双向传输信号）、片选信号（CE#，输入信号）、读信号（OE#，是输入信号）、写信号CWE#，是输出信号）。由于采用统一寻址方式，它既可作为程序存储器，也可作为数据存储器。外扩RAM的连接关系如图所示，F2812芯片的D0-D15芯片与CY7C1041BV33芯片的D0-D15引脚相连，A0-A15与A0-A15相连，F2812片上的XINTF区域2的片选信号与CE#输入信号相连，2812片上的读有效信号和写有效信号分别与片上的OE#,WE#相连，另外使能信号LB#,UB#接地，保证地电平有效，这样既完成的RAM的外扩。F2812芯片具有5个外部存储器扩展接口XZCS0AND0#，XZCS0AND1#，XZCS1#，XZCS2#，XZCS6AND7#，外扩RAM挂接在F2812芯片的外部存储扩展接口XZCS2#上，地址空间为0x080000~0x0BFFFF，共256KX16bits。U1

2.4.2外扩FLASH的设计TMS320F2812内部具有128K*16位的Flash空间（4个8K*16位和6个16K*16位的空间），如果在DSP中所编译的代码段高于Flash的存储容量，则就需要外扩Flash空间来稳定的实现其功能。外扩Flash的原理与外扩RAM的原理一样,设计的时候通过XINTF接口来外扩FLASH,外扩Flash芯