一种多波束形成的判决环设计与fpga实现

一种多波束形成的判决环设计与fpga实现

数字通信系统的接收段是最重要的功能之一，它实际上是在有噪声干扰的情况下实时、准确地恢复波形。应用最大似然参数估计理论，是设计数字数据调制信号相干检测载波恢复算法的最有效方法，使似然函数最大化的过程即是去调制的过程在接收机恢复载波的过程中，捕获时间和跟踪抖动是评估其性能的2个主要指标首先给出基于判决反馈环的载波恢复系统模型和相位均方误差分析，为满足工程上对于信号处理速度和处理精度的要求，设计将应用FPGA实现，并以平方环和科斯塔斯环作为对比，对含噪频差信号的捕获时间和跟踪抖动进行仿真测试，结果表明判决反馈环的抗噪声性能有显著提升。1系统模型与跟踪性能的分析1.1df-l环系统的恢复判决反馈环工作原理是首先对接收信号进行相干预解调，将解调出的信号抵消信号中的调制信息，由此得到误差电压来实现载波提取，并将所提取的载波提供给前面的相干解调使用。数字信号的载波恢复DFPLL环系统结构如图1所示。同相支路乘法器的输出信号在一个符号宽度T设输入BPSK调制信号为s(t)=m(t)sin[ω得到正交支路输出为其中，K环路滤波器具有低通特性，且通带很窄，因此相当于取出v式(4)即为判决反馈环的鉴相特性，式中P式中，erfc(·)表示标准误差函数;E1.2道路锁定后跟踪摆动的分析为研究抑制载波锁相环对频差信号的跟踪性能，本节讨论针对加性高斯白噪声对环路锁定后引起的跟踪抖动进行分析。定义B假定环路噪声带宽恒定且环路滤波器为理想带通滤波器，不考虑位同步带来的跟踪抖动，二阶数字锁相环相位均方误差可以写成ρ表示平方损失，在平方环与科斯塔斯环中可表示为ρ=1/[1+(S/N2输入信号建模和模拟2.1．判决反馈环锁相特性输入信号中心频率f式中，为克服解调端的相位翻转问题，采用DPSK信号对判决反馈环的锁相特性进行测试。通常输入信噪比大于8dB，才能满足一定的解调误码率要求(理论上S/N2.2信号模型在本实例中，信号调制选择升余弦滚降滤波器作为成形滤波器，其传递函数为3基于决定循环的波形恢复方案3.1环路滤波器频率函数根据锁相环路数字化的要求，环路自然频率ω另一方面需要考虑环路的噪声性能，通过非线性分析结果表明显然，ω由于接收信号是8bit量化后的二进制补码数据，所以首先设定本地NCO输出数据位宽与输入数据位宽相同为8bit，则相乘后的Z对于环路滤波器的系统函数而言，极点的值决定了滤波器幅频响应的峰值点位置，而零点的值决定了滤波器幅频响应的谷值点位置，当ω由此可以得出系统函数的极点为0.9792±0.0204i，在单位圆内，系统是稳定的。但是，由于NCO频率字位宽较小，此时NCO的频率分辨率即频率字调整步进为Δf=61.0352Hz，这样大的步进值会使得环路锁定后的稳态误差较大，严重影响环路的性能。为了增加NCO的频率分辨率，需要增加NCO频率字的位宽。由于输入信号位宽由前端A/D采样决定，一般不做调整，一个可行的方案是通过增加NCO输出的数据位宽来达到增加NCO频率字位宽的目的。设置本地NCO核输出最大数据位宽16bit3.2同频共振下的积分运算积分判决模块是判决反馈环中的核心功能部件，其主要完成同相支路的积分及抽样判决功能，以及正交支路的时延处理，并完成同相支路解调数据与正交支路数据乘法运算，产生v根据输入信号产生模型，采样频率(与系统时钟频率相同)是基带信号调制数据速率的8倍，当位同步脉冲刚好与数据翻转时刻对齐时，为了完成一个调制周期内的积分运算，需要进行8个采样数据的累加运算，且可以保证积分运算均在一个调制周期内完成。然而一般而言，位同步环路与载波同步环路都是一个动态的稳定系统，环路锁定后会存在一定的稳态误差。因此，为保证每次积分运算在同一个码元周期内进行，可以取码同步脉冲后的第2～7(共6个)采样点的积分运算，前后留一个采样点的裕量，以增加环路稳定性。根据差分信号的特性，同相积分数据的符号位即为判决解调的结果，然后根据解调结果直接取正交支路数据或取反，作为环路滤波器的输入信号。3.3检测数据跳变沿设计根据判决反馈环系统模型，在同相支路的积分及抽样判决时，需要获取位同步信息，以确保在同一码元周期内进行积分运算采用一种超前-滞后型位同步环，其原理框图如图5所示，它主要由鉴相器、相位比较器、分频器及双相时钟组成。FPGA从基带信号进行微分及整流处理提取过0信息，检测数据跳变沿的设计如图6。由于采用二进制补码数据，可以直接取解调后基带信息的符号位作为码元的起始相位信息，形成携带有码元起始相位信息的单bit数据流。将提取出的符号位送入触发器进行延时处理，其中触发器的时钟频率远高于码元数据速率，再将延时后的数据与提取的符号位进行异或处理，即可在数据跳变沿输出一个高电平脉冲(当延时后的数据与当前数据不同时，输出高电平“1”，否则输出“0”)。为提高输出脉冲的稳定性，使检测出的跳变沿脉冲为规则的单个时钟周期的高电平脉冲信号，在异或门之后增加一级触发器。相位比较器通过比较位同步信号与过0提取信号的相位判断位同步时钟相比基准时钟是超前还是滞后。晶振双相时钟相位相差π，因此如果位同步时钟相位超前，则扣除一个窄脉冲到或门，分频器的输出相位向后调整1/N个周期;相反地，若位同步时钟相位滞后则分频器输出提前1/N个周期，如此反复调整最终实现位同步。4dedmap.9-目前的测试仿真载波恢复环路由2个乘法器模块、积分判决模块、环路滤波器模块、频率合成器模块和位同步模块组成，图7为判决反馈环FPGA实现的顶层RTL图。本实例选用Altera公司的CycloneIV系列器件EP4CE15F17C8,LogicElements(逻辑单元)使用3702个，占24%;Registers(寄存器)使用2371个，占15%;MemoryBits(存储器)使用了2544位，占1%;EmbeddedMultiplier9-bitElements(9bit嵌入式硬件乘法器)使用2个，占1%;系统最高工作频率93.14MHz，满足工程实例需求的32MHz。位同步的MODELSIM仿真结果如图8，输入信号din的相位跳变处即为码元起始时刻，但由于环路中乘法器存在1个时钟周期的延时，而位同步脉冲Codesync与输入信号din的相位跳变处正好有一个周期时延，可以判定成功完成了位同步。载波恢复的MODELSIM仿真结果如图9,NCO输出信号sine即为恢复的载波信号，df为调制的载波与恢复的载波的频差。可见经过一定时间频差趋于0，判决反馈环路可以完成载波的跟踪和锁定，接下来使用MATLAB对NCO输出信号及频差进行量化分析。从仿真图10中可以看出，信噪比为6dB时环路能够正常捕获并最终锁定，锁定时间为0.23ms，锁定后频率抖动范围约为220.8Hz，而当信噪比衰减至-3dB时载波跟踪效果变差，锁定时间为0.27ms，锁定后频率抖动范围约为1014.7Hz。可见信噪比越低，捕获时间越长，且锁定后频率抖动越大。输入信噪比为6dB的DPSK信号，环路自然频率ω在表1中列出了不同信噪比上述各类锁相环的频率抖动范围，可见实际频率抖动与1.2节的理论分析基本吻合，判决反馈环相比平方环和科斯塔斯环有更小的频率抖动，这意味着其有更好的抗噪性能。另外，平方环和科斯塔斯环的实际频率抖动相差不大，其同属非面向判决环，若环路滤波器设计相同，则二者是等效的5．判决反馈环抗噪性能提出一种基于判决反馈环的数字化载波恢复的设计方法，重点在于环路参数和关键模块的设计，并在FPGA芯片EP4CE15F17C8上进行实现，在相同的输入信号和环路参数设置的前提下，对判决反馈环、平方环和科斯塔斯环分别做了MODELSIM和MATLAB的联合仿真测试。仿真结果表明，在允许的同步时间范围内，提出的判决反馈环的设计方法可以在不增加数字接收系统整体复杂度和锁相环路捕获时间的前提下，实时、准确地完成载波恢复，相比非面向判决环有更小的跟踪抖动，显著提升环路抗噪性能。实际上,判决反馈环采用同相、正交支路积分-采样的判决结果,对2支路输出信号相乘后进行求差获得鉴相误差,鉴相特性式(4)中只含有噪声的和、差项;而非面向判决环需要平方或乘积运算来完成鉴相功能,鉴相误差信号中包含噪声的平方项,因此导致噪声恶化显著。式中,T根据DPSK信号的调制原理,首先将原始二进制数据转换成相对