QuartusII软件使用与十进制计数器试验方案

试验一QuartusII一、试验目的生疏使用QuartusI二、试验内容安装QuartusI件并成功注册、使用QuartusI三、试验仪器、设备计算机、QuartusI四、试验步骤…quartusII6.0\disk1\instlx提示进展下一步操作，在弹出框中选择第一个选项，installQuartusIIandRelatedoftwareQuartusI1接下来的安装中选择下一步，到以下图选择界面。只勾选安装QuartusII0可。QuartusI22complete，再连续点击下一步至安装开头。完全安装QuartusI…disdisk2\quaru择确定——OK安装过程中换disk2路径QuartusIWINXP/WIN7均有效，WIN8假设有问题，请修改兼容权限。软件注册。软件安装完毕后翻开QuartusI。由于软件注册是绑定MAC物理地址license是完全不一样的，试验室的电脑已经安装好了QuartusI件，但是没有注册，所以做试验的时候一点要先注册，不然就白做了〕QuartusIquiic7.1lisec成器文件夹中的

在弹出的窗口中点击MakeLicenslicense.t留意此licens只对应本机，拷贝给其他机器无效〕将license.dt制到C:\altera\quartus60wn〔可以使用快键方式点击QuartusII6.0右键属性——翻开文件夹位置即是需要复制到的文件夹，选择替换该文件sys_cpt.dl替换文件的地路径…\quartusII6.0\disk2\disk2\crack6.0\ssctdl试验室电脑无需做，特别是不能复制生成器里面的sys_cpt.l不然软件无法翻开。licens生成器生成的license复制license.dat目标文件夹并替换替换licens后翻开上图即为注册成功到此QuartusI件安装与注册已经介绍完毕，假设安装中还有其他问题请询问相关教师或网上找寻解决方法。QuartusI件工程建立。任何一项设计都是一项工程proje，必需先为此工程建立一个放置与此工程相关的设计文件的文件夹而同一工程的全部文件都必需放在同一文件夹中〔留意：不要将文件夹设在计算机已有的安装名目中，更不要将工程文件直接放在安装名目中〕d:\cnt1b名，也不要用纯数字〕选择主页面的Fil——NewVHDLFile——OK，如以下图所示VHDL文件将下面源程序复制进去〔十进制计数：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt10bisport(clk,rst,en:instd_logic;cq:outstd_logic_vector(3downto0);cout:outstd_logic);endcnt10b;architecturebehavofcnt10bisbeginprocess(clk,rst,en)variablecqi:std_logic_vector(3downto0);beginifrst=”1”thencqi:=(other步复位elsifclk”eventandclk=”1”thenifen=”1”then 检测是否允许计数ifcqi<9thencqi:=cqi+1; 小于9，计数elsecqi:=(others=>”0”); 9，endif;endif;endif;ifcqi=9thencout<=”1”; elsecout<=”0”;endif;cq<=cqi;endprocess;endbehav;复制完成后将VHDL文件存盘，选择FieSaveA，找到已建立的文件夹d:\cnt1bcnt10.vhdDoyouwanttocreateanewprojectwiththiie将会消灭以下图，说明各行的意义，第一行D:/cnt10/说明你的工程文件的路径。其次行cnt10bcnt10b为当前工程文件的实体名，这里即为cnt10b。此方法全部选项会依据你以上的步骤自动记录，直接选择下一步即可。工程文件建立点击下一步Next，将设计文件参加工程〔假设事先做好的话〕，我们刚刚建立的cnt10b.vhd源程序文件，我们将它参加进来后，选择下一步。工程文件添加点击下一步Next后，选择具体芯片型号 Family类型选择Cyclone，具体型号为EP1C6Q240C8。芯片型号肯定要选择对，不然无法将程序下载至试验箱。选择下一步Next，第四项选择工具可以全部不选，直接Next完成。此时，cnt10b的工程已建立好。cyclone芯片选择工程建立成功图示选择ProcessigStartCompilato译操作，编译成功如以下图所示。

按钮进展编编译成功界面假设编译时消灭其他问题warming可无视，软件会提示消灭问题的地方，比方：语句错误等。依据提示进展修改，假设始终跟着此步骤做下来，应当不会有问题〔留意：未注册100%〕建立波形文件进展仿真。选择

new—Other

VectorWaveform

—OK然后选择ViewUtilityWindosNodeFoun【快捷键ALT+中Filtr择Pins:llit将消灭9〔一次，框选全部信号源，添加至波形文件的Namecnt10b.vwf信号源的添加信号源添加至波形文件EdiEndTime，选择仿真时间10S然后将clk时钟源设置为时钟模式OverwriteClock标为点击后选择周期等属性，Endtime设置 时钟周期设置将其他信号源〔en，rs〕译，结果如以下图所示。

进展编引脚设置。选择

波形仿真结果图—pins进展引脚设置，将引脚设置为同以下图一样。引脚设置完毕后，再进展一次编译StartCompilato才能进展下载。引脚设置界面到此本次试验仿真局部完成，接下来是将程序下载至试验箱的实操局部。7.源程序下载。USB下载器驱动安装，将下载器连接到USB口，此时电脑将消灭硬件，QuartusII软件安装时就会将驱动程序一起安装，默认路径C:\altera\quartus60\drivers\usb-lser我们只要找到驱动路径进展指定就OK〔WIN7环境下的驱动安装〕觉察硬件选择驱动文件路径假设消灭验证选择始终安装USB驱动安装完毕后，点击ToolProgrammer进展下载步骤，点击Hardware进展硬件设置，在此选择USB-Blastr点击clos。假设安装了驱动却没消灭USB-Blastr请Program/Configure点击Start将编译好的程序下载至试验箱。Progress100%下载页面HardwareSetup页面设置下载成功界面8.功能介绍。5的电路，所以按模式选择，将指示灯按成5，就是模式5。按键设置键1为EN端，即使能端，键2为rsLEDD1为cou们需要设置时钟频率，在试验箱右下角，最右边一排有插针，请将插针的跳线帽接在16Hz及以下就能清楚的观察我们试验的效果。试验二组合电路的设计一、试验目的生疏使用QuartusIVHDL二、试验内容学习简洁组合电路的设计、多层次电路设计、仿真和硬件测试三、试验仪器、设备计算机、QuartusI四、试验步骤首先利用QuartuⅡ完成2选1多路选择器〔例1-〕(mux21a.vhd1-1】libraryieee;useieee.std_logic_1164.all;ENTITYmux21aISPORT(a,b,s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs=”0”THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;将此多路选择器看成是一个元件mux21a1-1，并将此文件放在同一名目中。以下是MUX31局部参考程序：...COMPONENTMUX21APORT(ab，s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDCOMPONENT ；...u1:MUX21APORTMAP( );u2:MUX21APORTMAP( );ENDARCHITECTUREBHV;图1-1 3选1多路选择器VHDL例化语句局部内容把MUX31脚设置、硬件下载。1-2试验电路构造图NO.5选择试验电路模式5，可以任意选择两个键掌握s0和s；a、a2和a1分别接clock、clock和clock；输出信号outy接扬声器spke脚号为174clock，clock，clock接不同频率的信号。最终进展编译、下载和硬件测试试验〔s0、s1clock频率的音调。1-3试验箱引脚图五、试验内容记录31313131〔s0、s1clock〕试验三 QuartusII原理图输入法设计4位全加器一、试验目的生疏使用QuartusI原理图输入设计流程全过程二、试验内容学习原理图输入法的设计、多层次电路设计、仿真和硬件测试三、试验仪器、设备计算机、QuartusI四、试验步骤1、首先，使用原理图输入设计方法〔具体方法查看书本，建立1位半加器原理图，将2142441低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。43、选择好电路模式，从以下模式中选择你需要的电路模式进展设计和配置引脚，并完成编译、波形仿真、引脚设置和硬件测试。 五、试验内容记录说明半加器和全加器的区分本次试验可以使用哪几个电路模式完成试验？请依据下载试验箱后的状况填写下表a0-a3b0-b3cincoutsumC219506708A1DE0FF1试验四 数控分频器的设计一、试验目的学习数控分频器的设计、分析和测试方法。二、试验原理数控分频器的功能就是当在输入端给定不同输入数据时位与预置数加载输入信号相接即可。三、试验内容分析：依据以下图的波形提示，分析试验程序各语句功能、设计原理及规律功能，详述进程P_REG和P_DIVRTL图当给出不同输入值D，FOUT输出不同频率(CLK=50ns)仿真：输入不同的CLK频率和预置值D在试验系统上硬件验证本次试验功能。依据步骤对上例分别进展编译、综合、仿真。并对其仿真波形作出分析说明。P_REG和P_DIV的作用写在试验报告上。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDVFISPORT(……);END;ARCHITECTUREoneOFDVFISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)VARIABLECNT8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFCLK”EVENTANDCLK=”1”THENIFCNT8=““THENCNT8:=D;CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL<=”1FULLELSECNT8:=CNT8+1连续作加1计数<=”0”FULLENDIF;ENDIF;ENDPROCESSP_REG;P_DIV:PROCESS(FULL)VARIABLECNT2:STD_LOGIC;BEGINIFFULL”EVENTANDFULL=”1”THENCNT2:=NOTCNT2;FULLDIFCNT2=”1”THENFOUT<=”1”;ELSEFOUT<=”0”;ENDIF;ENDIF;ENDPROCESSP_DIV;END;试验五 序列检测器设计一、试验目的用状态机实现序列检测器的设计，了解一般状态机的设计与应用二、试验原理序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号1，否则输出0。由于这种检测的关键在于正确码的收到必需是连续的，这就要求检测器必需记住前一次检测过程中，任何一位不相等都将回到初始状态重开头检测。电路完成对序列AB三、试验内容试验内容1：利用QuartusI进展文本编辑输入、仿真测试并给出仿真波形，了解掌握信号的时序，最终进展引脚锁定并完成硬件测试试验。建议选择电路模式No.8〔附录图1，用键7(PIO11CLR；键6(PIO9CLK；待检测串行序列数输入DINPIO10AB接PIO39～PIO36(显示于6212序列76B6(CLK)8次，这时假设串行输入的82/1D8～D06应从原来B变成AB284/3密码。四、试验仪器、设备计算机、QuartusI五、试验步骤1、试验程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSCHKISPORT(DIN,CLK,CLR:INSTD_LOGIC;/工作时钟/复位信号AB:OUTSTD_LOGIC_VECTOR(3DOWNTO0)); ENDSCHK;ARCHITECTUREbehavOFSCHKISSIGNALQ:INTEGERRANGE0TO8;SIGNALD:STD_LOGIC_VECTOR(7DOWNTO0);--8=E5H)BEGIND<=““;

检测预置数PROCESS(CLK,CLR)BEGINIFCLR=”1”THN<=0;ELSIFCLK”EVENTANDCLK=”1”THENCASEQISWHEN0=>IFDIN=D(7)THENQ<=1;ELSEQ<=0;ENDIF;WHEN1=>IFDIN=D(6)THENQ<=2;ELSEQ<=0;ENDIF;WHEN2=>IFDIN=D(5)THENQ<=3;ELSEQ<=0;ENDIF;WHEN3=>IFDIN=D(4)THENQ<=4;ELSEQ<=0;ENDIF;WHEN4=>IFDIN=D(3)THENQ<=5;ELSEQ<=0;ENDIF;WHEN5=>IFDIN=D(2)THE