直接数字频率合成器的

直接数字频率合成器的第1页，课件共34页，创作于2023年2月11.1系统设计要求1971年，美国学者J.Tierncy、C.M.Reader和B.Gold提出了以全数字技术从相位概念出发直接合成所需波形的一种新的频率合成原理。随着技术和水平的提高，一种新的频率合成技术——直接数字频率合成(DDS，DirectDigtalSynthesis)技术得到了飞速发展。第2页，课件共34页，创作于2023年2月

DDS技术是一种把一系列数字形式的信号通过DAC转换成模拟形式的信号合成技术，目前使用最广泛的一种DDS方式是利用高速存储器作查找表，然后通过高速DAC输出已经用数字形式存入的正弦波。第3页，课件共34页，创作于2023年2月

DDS技术具有频率切换时间短(＜20ns)，频率分辨率高(0.01Hz)，频率稳定度高，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活性大等优点，它以有别于其他频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。DDS广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线通信系统。

第4页，课件共34页，创作于2023年2月11.2系统设计方案

11.2.1DDS的工作原理图11.1是DDS的基本原理图，频率控制字M和相位控制字分别控制DDS输出正(余)弦波的频率和相位。DDS系统的核心是相位累加器，它由一个累加器和一个N位相位寄存器组成。每来一个时钟脉冲，相位寄存器以步长M增加。第5页，课件共34页，创作于2023年2月图11.1DDS基本原理图设正弦查找表ROM的地址数为，频率控制字为M，输入信号频率为（周期：），输出信号频率为（周期：）。依据上述电路，ROM得到的实际地址数为，输出信号的周期为：，即：，因而，输出信号的频率为：

第6页，课件共34页，创作于2023年2月

11.2.2DDS的FPGA实现设计根据图11.1，并假定相位控制字为0，这时DDS的核心部分相位累加器的FPGA的设计可分为如下几个模块：相位累加器adder32b、相位寄存器reg32b、相位调制器adder10b、同步寄存器reg10b、正弦查找表sin_rom，其内部组成框图如图11.2所示。图中，输入信号有时钟输入CLK，频率控制字FWORD，相位控制字PWORD，输出信号为FOUT。第7页，课件共34页，创作于2023年2月图11.2DDS内部组成框图第8页，课件共34页，创作于2023年2月首先利用MATLAB或C语言编程对正弦函数进行采样；然后对采样数据进行二进制转换，其结果作为查找表地址的数值。用MATLAB语言编写的正弦函数数据采集程序如下：第9页，课件共34页，创作于2023年2月CLEARTIC；T=2*PI/1024；t=[0:T:2*pi];y=255*sin(t);round(y)；用C语言编写的正弦函数数据采样程序”ROMDATA”如下：#include"stdio.h"#include"math.h"Main(){intI;Floats;第10页，课件共34页，创作于2023年2月

For(i=0;i<1024;i++){s=sin(actan(1)*8*i/1024);Printf("%d，%d;\n"，(int)((s+1)*1023/2));}}两个程序运行之后所得结果是一致的。在DOS下输入：ROMDATA>rom_data.mif生成ROM数据文件。第11页，课件共34页，创作于2023年2月11.3主要VHDL源程序（有改动）11.3.1相位累加器adder32b的VHDL源程序--adder32b.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYadder32bISPORT(a:INSTD_LOGIC_VECTOR(31DOWNTO0);b:INSTD_LOGIC_VECTOR(31DOWNTO0);s:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDadder32b;ARCHITECTUREARTOFadder32bISBEGIN s<=a+b;ENDART;第12页，课件共34页，创作于2023年2月11.3.2相位寄存器reg32b的VHDL源程序--reg32b.VHD(REG2.VHD与reg32b.VHD相似)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYreg32bISPORT(load:INSTD_LOGIC;din:INSTD_LOGIC_VECTOR(31DOWNTO0);dout:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDreg32b;ARCHITECTUREARTOFreg32bISBEGINPROCESS(load,din)BEGIN IFload'EVENTandload='1'THENdout<=din;endif;ENDPROCESS;ENDART;第13页，课件共34页，创作于2023年2月11.3.1相位调制器adder10b的VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYadder10bISPORT(a:INSTD_LOGIC_VECTOR(9DOWNTO0);b:INSTD_LOGIC_VECTOR(9DOWNTO0);s:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDadder10b;ARCHITECTUREARTOFadder10bISBEGIN s<=a+b;ENDART;第14页，课件共34页，创作于2023年2月11.3.1同步寄存器reg10b的VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYreg10bISPORT(load:INSTD_LOGIC;din:INSTD_LOGIC_VECTOR(9DOWNTO0);dout:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDreg10b;ARCHITECTUREARTOFreg10bISBEGINPROCESS(load,din)BEGIN IFload'EVENTandload='1'THENdout<=din;endif;ENDPROCESS;ENDART;第15页，课件共34页，创作于2023年2月11.3.3正弦查找表ROM的VHDL源程序--lpm_rom0.VHDLIBRARYieee;USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.all;ENTITYlpm_rom0IS PORT (address:INSTD_LOGIC_VECTOR(9DOWNTO0); clock :INSTD_LOGIC; q:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDlpm_rom0;第16页，课件共34页，创作于2023年2月ARCHITECTURESYNOFlpm_rom0IS SIGNALsub_wire0 :STD_LOGIC_VECTOR(9DOWNTO0); COMPONENTaltsyncram GENERIC( clock_enable_input_a :STRING; clock_enable_output_a :STRING; init_file :STRING; intended_device_family :STRING; lpm_hint :STRING; lpm_type :STRING; numwords_a :NATURAL; operation_mode :STRING;第17页，课件共34页，创作于2023年2月

outdata_aclr_a :STRING; outdata_reg_a :STRING; widthad_a :NATURAL; width_a :NATURAL; width_byteena_a :NATURAL); PORT( clock0 :INSTD_LOGIC; address_a :INSTD_LOGIC_VECTOR(9DOWNTO0); q_a :OUTSTD_LOGIC_VECTOR(9DOWNTO0) ); ENDCOMPONENT;第18页，课件共34页，创作于2023年2月

BEGIN q<=sub_wire0(9DOWNTO0); altsyncram_component:altsyncram GENERICMAP( clock_enable_input_a=>"BYPASS", clock_enable_output_a=>"BYPASS", init_file=>"rom_data.mif", intended_device_family=>"CycloneII", lpm_hint=>"ENABLE_RUNTIME_MOD=NO", lpm_type=>"altsyncram", numwords_a=>1024,第19页，课件共34页，创作于2023年2月

operation_mode=>"ROM", outdata_aclr_a=>"NONE", outdata_reg_a=>"CLOCK0", widthad_a=>10, width_a=>10, width_byteena_a=> ) PORTMAP( clock0=>clock, address_a=>address, q_a=>sub_wire0);ENDSYN;第20页，课件共34页，创作于2023年2月11.3.4系统的整体组装DDS的图形设计第21页，课件共34页，创作于2023年2月11.4系统仿真/硬件验证

11.4.1系统的有关仿真系统的有关仿真如图11.3～11.5所示，请读者自己对仿真结果进行分析。从仿真结果可以看出，对应模块的设计是正确的。第22页，课件共34页，创作于2023年2月图11.5整个系统DDS的仿真结果第23页，课件共34页，创作于2023年2月

11.4.2系统的硬件验证

DDS的输入频率控制字K有8位数据，输出数据Q为32位，并且ROM需1024个存储单元，需要占用的系统比较大。但我们所拥有的实验开发系统所配的适配板的资源可能有限，如我们在进行该实验时所用的芯片为ALTERA公司的EP2C35F484I8N芯片，这时我们直接进行硬件验证会遇到困难。因此我们需要进行变通，想办法进行硬件验证或部分验证。第24页，课件共34页，创作于2023年2月在本设计的硬件验证过程中，针对实验开发系统所提供的输入、输出资源的限制及芯片逻辑资源的限制，我们采取了如下变通办法：(1)在DDS的前端增加一个频率、相位控制字输入模块，可以通过开关设置频率控制字及相位控制字，用来改变输出频率与出相位。VHDL源程序如下:第25页，课件共34页，创作于2023年2月--DATAINPUT.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDATAINPUTISPORT(clk:INSTD_LOGIC;--计数时钟=1HzINH,INL:INSTD_LOGIC;--A,B数输入使能

sel:INSTD_LOGIC;--A,B数输入选择：1=输入A数；0=输入B数

DisplayInput:OUTSTD_LOGIC_VECTOR(7DOWNTO0);--输入数据显示输出

AOUT,BOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--输出ENDDATAINPUT;第26页，课件共34页，创作于2023年2月

ARCHITECTUREbehavOFDATAINPUTISsignala1,a2,b1,b2:STD_LOGIC;signalAOUT1,BOUT1:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(sel)--时钟分配输出选择，sel=1，时钟分配给A计数器，同时显示A数据；sel=0，时钟分配给B计数器，同时显示B数据；

BEGINifsel='1'THEN a1<=INLandclk;b1<=INHandclk;DisplayInput<=AOUT1; else a2<=INLandclk;b2<=INHandclk;DisplayInput<=BOUT1; endif;ENDPROCESS;第27页，课件共34页，创作于2023年2月

PROCESS(b1)--A数计数器高位

variableq1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINifb1'EVENTANDb1='1'THEN q1:=q1+1; endif; AOUT1(7DOWNTO4)<=q1;ENDPROCESS;PROCESS(a1)--A数计数器低位

variableq2:STD_LOGIC_VECTOR(3DOWNTO0);BEGINifa1'EVENTANDa1='1'THEN IFQ2="1111"THENq2:="0001";ELSE q2:=q2+1;endif; endif;第28页，课件共34页，创作于2023年2月 AOUT1(3DOWNTO0)<=q2;ENDPROCESS;PROCESS(b2)--B数计数器高位 variableq1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINifb2'EVENTANDb2='1'THEN q1:=q1+1; endif; BOUT1(7DOWNTO4)<=q1;ENDPROCESS;第29页，课件共34页，创作于2023年2月

PROCESS(a2)--B数计数器低位 variableq2:S