VHDL和数字集成电路第二章数字集成电路的基本单元课件

2.1数字系统的基本运算单元2.2开关电路与CMOS结构2.3静态分析：最大集成设计2.4动态分析：延迟时间及缓冲处理第二章

数字集成电路的基本单元VHDL与数字集成电路设计MOS器件的动态特性晶体管每个极都表现出对地电容2.4动态分析：延迟时间及缓冲处理输入电容由栅极电容构成；输出电容由漏、源极电容构成。CMOS器件的动态特性2.4动态分析：延迟时间及缓冲处理当状态发生变化，电容需要进行充放电，电流由导通支路提供，流过导通电阻2.4动态分析：延迟时间及缓冲处理

电容充放电过程导致状态变化（信号传递）出现延迟；延迟时间与电容大小成正比，也与逻辑面积成正比。逻辑单元的延迟时间2.4动态分析：延迟时间及缓冲处理逻辑单元的延迟时间2.4动态分析：延迟时间及缓冲处理tpHL=f(Ron.CL)=0.69RonCLVoutVoutRnRpVDDVDDVin5VDDVin50(a)Low-to-high(b)High-to-lowCLCL逻辑单元的延迟时间2.4动态分析：延迟时间及缓冲处理tp=0.69CL(Reqn+Reqp)/2?tpLHtpHL2.4动态分析：延迟时间及缓冲处理CLIfCLisgiven:Howmanystagesareneededtominimizethedelay?Howtosizetheinverters?Mayneedsomeadditionalconstraints.InOut2.4动态分析：延迟时间及缓冲处理LoadDelayCintCLDelay=kRW(Cint+CL)=kRWCint+kRWCL=kRWCint(1+CL/Cint)=Delay(Internal)+Delay(Load)CN=CunitCP=2Cunit2WW2.4动态分析：延迟时间及缓冲处理Cint=gCginwith

g

1f=CL/Cgin-effectivefanoutR=Runit/W;Cint=WCunittp0=0.69RunitCunit2.4动态分析：延迟时间及缓冲处理CLInOut12Ntp=tp1+tp2+…+tpN2.4动态分析：延迟时间及缓冲处理DelayequationhasN-1unknowns,Cgin,2–Cgin,NMinimizethedelay,findN-1partialderivativesResult:Cgin,j+1/Cgin,j=Cgin,j/Cgin,j-1Sizeofeachstageisthegeometricmeanoftwoneighborseachstagehasthesameeffectivefanout(Cout/Cin)eachstagehasthesamedelay2.4动态分析：延迟时间及缓冲处理CL=8C1InOutC11ff2CL/C1hastobeevenlydistributedacrossN=3stages:2.4动态分析：反相器功耗2.4动态分析：反相器损耗Energy/transition=CL*Vdd2Power=Energy/transition*f=CL*Vdd2

*fNeedtoreduceCL,Vdd,andf

toreducepower.VinVoutCLVddNotafunctionoftransistorsizes!动态损耗2.4动态分析：反相器损耗短路损耗2.4动态分析：反相器损耗短路损耗负载电容越小，短路电流反而越大！2.4动态分析：反相器损耗反向漏电损耗与非门2.4动态分析：延迟时间及缓冲处理AOutVDDGNDB2-inputNANDgate逻辑单元的并行设计2.4动态分析：延迟时间及缓冲处理DCBADCBACLC3C2C1DistributedRCmodel(Elmoredelay)tpHL=0.69Reqn(C1+2C2+3C3+4CL)Propagationdelaydeterioratesrapidlyasafunctionoffan-in–quadraticallyintheworstcase.逻辑单元的并行设计2.4动态分析：延迟时间及缓冲处理21Transistorsizingaslongasfan-outcapacitancedominatesProgressivesizingInNCLC3C2C1In1In2In3M1M2M3MNDistributedRClineM1>M2>M3>…>MN(thefetclosesttotheoutputisthesmallest)Canreducedelaybymorethan20%;decreasinggainsastechnologyshrinks逻辑单元的并行设计2.4动态分析：延迟时间及缓冲处理TransistororderingC2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcriticalpathcriticalpathcharged101chargedcharged1delaydeterminedbytimetodischargeCL,C1andC2delaydeterminedbytimetodischargeCL1101chargeddischargeddischarged逻辑单元的并行设计

通过合理设计，减少发生状态变化的单元数量2.4动态分析：延迟时间及缓冲处理组合逻辑优化2.4动态分析：延迟时间及缓冲处理ForgivenN:Ci+1/Ci=Ci/Ci-1TofindN:Ci+1/Ci~4Howtogeneralizethistoanylogicpath?CLInOut12N(inunitsoftinv)2.4动态分析：延迟时间及缓冲处理逻辑努力p–intrinsicdelay(RunitCunit)g–logicaleffortf–effectivefanoutNormalizeeverythingtoaninverter:ginv=1,pinv=1Divideeverythingbytinv(everythingismeasuredinunitdelaystinv)Assumeg=1.2.4动态分析：延迟时间及缓冲处理组合逻辑延迟Gatedelay:d=h+peffortdelayintrinsicdelayEffortdelay:h=gflogicalefforteffectivefanout=Cout/CinLogicaleffortisafunctionoftopology,independentofsizingEffectivefanout(electricaleffort)isafunctionofload/gatesize2.4动态分析：延迟时间及缓冲处理Logicaleffortistheratioofinputcapacitanceofagatetotheinputcapacitanceofaninverterwiththesameoutputcurrentg=1g=4/3g=5/3分支努力2.4动态分析：延迟时间及缓冲处理Branchingeffort:2.4动态分析：延迟时间及缓冲处理Stageeffort:hi=gifiPathelectricaleffort:F=Cout/CinPathlogicaleffort:G=g1g2…gNBranchingeffort:B=b1b2…bNPatheffort:H=GFBPathdelay:D=Sdi=Spi+Shi2.4动态分析：延迟时间及缓冲处理Wheneachstagebearsthesameeffort:MinimumpathdelayEffectivefanoutofeachstage:Stageefforts:g1f1=g2f2=…=gNfN2.4动态分析：延迟时间及缓冲处理Foragivenload,andgiveninputcapacitanceofthefirstgateFindoptimalnumberofstagesandoptimalsizingSubstitute‘beststageeffort’2.4动态分析：延迟时间及缓冲处理g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/cEffectivefanout,F=5G=25/9H=125/9=13.9h=1.93a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.592.4