第4章-Quartus应用向导修改-EDA课件

EDA技术实用教程第4章

QuartusII应用向导

4.1基本设计流程4.1.1建立工作库文件夹和编辑设计文件⑴新建一个文件夹⑵输入源程序

⑶文件存盘

4.1基本设计流程4.1.1建立工作库文件夹和编辑设计文件⑴新建一个文件夹⑵输入源程序

⑶文件存盘

4.1基本设计流程4.1.2创建工程

⑴打开并建立新工程管理窗口

4.1基本设计流程4.1.2创建工程

⑵将设计文件加入工程中4.1基本设计流程4.1.2创建工程

⑶选择目标芯片

4.1基本设计流程4.1.2创建工程

⑷工具设置⑸结束设置

4.1基本设计流程4.1.3编译前设置⑴选择FPGA目标芯片

⑵选择配置器件的工作方式4.1基本设计流程4.1.3编译前设置⑶选择配置器件和编程方式⑷选择目标器件引脚端口状态

⑸选择确认VHDL语言版本4.1基本设计流程4.1.4全程编译

4.1基本设计流程4.1.5时序仿真⑴打开波形编辑器4.1基本设计流程4.1.5时序仿真⑵设置仿真时间区域

⑶波形文件存盘4.1基本设计流程4.1.5时序仿真⑷将工程CNT10的端口信号节点选入波形编辑器中4.1基本设计流程4.1.5时序仿真⑷将工程CNT10的端口信号节点选入波形编辑器中4.1基本设计流程4.1.5时序仿真⑸编辑输入波形(输入激励信号)

4.1基本设计流程4.1.5时序仿真⑹总线数据格式设置和参数设置4.1基本设计流程4.1.5时序仿真⑹总线数据格式设置和参数设置4.1基本设计流程4.1.5时序仿真⑹总线数据格式设置和参数设置4.1基本设计流程4.1.5时序仿真⑺仿真器参数设置

4.1基本设计流程4.1.5时序仿真⑻启动仿真器⑼观察仿真结果

4.1基本设计流程4.1.6应用RTL电路图观察器

4.2引脚设置与硬件验证

4.2.1引脚锁定4.2引脚设置与硬件验证

4.2.1引脚锁定4.2引脚设置与硬件验证

4.2.1引脚锁定4.2引脚设置与硬件验证

4.2.1引脚锁定4.2引脚设置与硬件验证

4.2.2编译文件下载

4.2引脚设置与硬件验证

4.2.2编译文件下载

4.2引脚设置与硬件验证

4.2.2编译文件下载

4.2引脚设置与硬件验证

4.2.3AS模式编程4.2.4JTAG间接模式编程配置器件

1.将SOF文件转化为JTAG间接配置文件4.2引脚设置与硬件验证

4.2引脚设置与硬件验证

4.2引脚设置与硬件验证

4.2.4JTAG间接模式编程配置器件

1.将SOF文件转化为JTAG间接配置文件4.2引脚设置与硬件验证

4.2.4JTAG间接模式编程配置器件

2.下载JTAG间接配置文件

4.2引脚设置与硬件验证

4.2.5USB-Blaster编程配置器件使用方法4.2.6其他的锁定引脚方法4.2引脚设置与硬件验证

4.2.6其他的锁定引脚方法4.3嵌入式逻辑分析仪使用方法1．打开SignalTap

II编辑窗口

4.3嵌入式逻辑分析仪使用方法2．调入待测信号4.3嵌入式逻辑分析仪使用方法2．调入待测信号4.3嵌入式逻辑分析仪使用方法3．SignalTapII参数设置

4.3嵌入式逻辑分析仪使用方法4．文件存盘4.3嵌入式逻辑分析仪使用方法5．编译下载4.3嵌入式逻辑分析仪使用方法6．启动SignalTap

II进行采样与分析

4.3嵌入式逻辑分析仪使用方法6．启动SignalTap

II进行采样与分析

7．SignalTapII的其他设置和控制方法4.4编辑SignalTapII的触发信号

4.4编辑SignalTapII的触发信号

4.4编辑SignalTapII的触发信号

4.5原理图输入设计方法4.5.1层次化设计流程1.为本项工程设计建立文件夹2.建立原理图文件工程和仿真4.5原理图输入设计方法4.5.1层次化设计流程2.建立原理图文件工程和仿真4.5原理图输入设计方法4.5.1层次化设计流程2.建立原理图文件工程和仿真4.5原理图输入设计方法4.5.1层次化设计流程2.建立原理图文件工程和仿真4.5原理图输入设计方法4.5.1层次化设计流程3.将设计项目设置成可调用的元件

4.5原理图输入设计方法4.5.1层次化设计流程4.设计全加器顶层文件4.5原理图输入设计方法4.5.1层次化设计流程4.设计全加器顶层文件4.5原理图输入设计方法4.5.1层次化设计流程4.设计全加器顶层文件4.5原理图输入设计方法4.5.1层次化设计流程5.将设计项目进行时序仿真

4.5原理图输入设计方法4.5.2应用宏模块的多层次原理图设计

1.计数器设计(1)设计电路原理图

(2)建立工程4.5原理图输入设计方法(2)建立工程双十进制计数器743901CLR计数器1清零1CLKA1QA进行二进制计数1CLKB1QB1QC1QD进行五进制计数（D为高位）2CLR计数器2清零2CLKA2QA进行二进制计数2CLKB2QB2QC2QD进行五进制计数（D为高位）4.5原理图输入设计方法(3)系统仿真(4)生成元件符号

向原理图编辑窗中调入宏功能元件，直接在上端的SymbolName栏中键入器件的名称，如74390等，然后点击OK键即可。如果要了解74390内部的情况，可以用鼠标在其上双击。最后根据图3-4在原理图编辑窗中完成该电路的全部绘制。绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式：若将一根细线变成以粗线显示的总线，可以先将其点击使其变成红色，再选Option选项中的LineStyle；若在某线上加信号标号，也应该在该线某处点击使其变成红色，然后键入标号名称，标有相同标号的线段可视作连接线段，但可不必直接连接。对于以标号方式进行总线连接可以如图3-4那样。例如一根8位的总线bus1(7..0)欲与另3根分别为1、3、4位的连线相接，它们的标号可分别表示为bus1(0)，bus1(3..1)，bus1(7..4)。

1、设计电路原理图，频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。为此这里拟用一个双十进制计数74390和其它一些辅助元件来完成。电路原理图如图3-4所示。图中，74390连接成两个独立的十进制计数器，待测频率信号clk通过一个与门进入74390的计数器1的时钟输入端1CLKA，与门的另一端由计数使能信号enb控制：当enb='1'时允许计数；enb='0'时禁止计数。计数器1的4位输出q[3]、q[2]、q[1]和q[0]并成总线表达方式即q[3..0]，由图3-4左下角的OUTPUT输出端口向外输出计数值，同时由一个4输入与门和两个反相器构成进位信号进入第2个计数器的时钟输入端2CLKA。第2个计数器的4位计数输出是q[7]、q[6]、q[5]和q[4]，总线输出信号是q[7..4]。这两个计数器的总的进位信号，即可用于扩展输出的进位信号由一个6输入与门和两个反相器产生，由cout输出。clr是计数器的清零信号。

2、计数器电路实现，在此首先从实现图3-4所示的电路的绘制和测试开始，用鼠标双击“EnterSymbol”窗中SymbolLibraries栏的e:\maxplus2\max2lib\mf的宏功能元件库，于是可以在SymbolFiles栏中看到绝大多数74系列的元件（图3-5）。这些器件的详细功能及其它们的逻辑真值表可以通过查阅“Help”选项来获得。为了查阅74390的功能，可如图3-6所示，在Help菜单中选Old-StyleMacrofunctions项，然后选Counters项。

两位十进制计数器工作波形设计思路：在1秒中通过x个周期，其频率为x赫兹在a秒中通过N个周期，其频率x满足：周期=，即在CLK周期为2μs，F_IN为410ns时，使能信号周期为16个CLK周期，其中8个CLK周期为1，8个CLK周期为0。计数器在8个CLK周期中计数。则：4.5原理图输入设计方法2.频率计主结构电路设计4.5原理图输入设计方法2.频率计主结构电路设计4.5.2应用宏模块的多层次原理图设计

4.5原理图输入设计方法3.时序控制电路设计4.5.2应用宏模块的多层次原理图设计

4.5原理图输入设计方法3.时序控制电路设计4.5.2应用宏模块的多层次原理图设计

4.5原理图输入设计方法4.顶层电路设计

4.5原理图输入设计方法4.顶层电路设计

4.5.2应用宏模块的多层次原理图设计

KHF-5型FPGA实验开发系统简介芯片简介：1、FPGA芯片型号：EP1K100QC208-32、ALTERA公司生产3、集成10万门4、引脚数为208系统资源50MHz、22.1184MHz、1~1MHz时钟16个数据开关、4个脉冲开关、16个LED10个数码管：右边两个为静态显示，其他8个为动态显示A/D转换：ADC0809（8位）、MAX196（12位）D/A转换：DAC08004×4键盘、RS485接口、扩展接口、扬声器、液晶（12864）等引脚设置I/O口引脚引脚资源clk时钟PIN_8022.1184M晶振F_IN待测频率PIN_18350M晶振COUT溢出PIN_103LED管H[0]~H[6]十位显示PIN_170172173174175176177右边第二个数码管abcdefgL[0]~L[6]个位显示PIN_161162163164166167168右边第一个数码管abcdefg引脚设置步骤打开编译好的工程；选择菜单Assignment—AssignmentEditor在出现的对话框中将Category项改为PIN；在下面的表格中双击To下面的列选择待分配的输入输出口，双击Location选择FPGA上相应的引脚；把所有引脚设置完成后对工程编译。选菜单Assignment—AssignmentEditor

在页面中Category选Pin进行设置，如下图：程序下载步骤安装KHF-5型实验开发系统软件；（如果安装过可省略此步骤）打开KHF-5型实验开发系统软件；连接实验箱电源线和串口线，打开电源开关；点页面左边的“串口设置”选择下载用的串口点击“器件选择”选“EP1K100”点击“文件下载”选择工程目录，在右边“文件下载”选中后缀为.pof的文件，点击下面的“写CPLD”按钮，如果设置正确会看到下载进度。当进度为100%时下载完毕。KHF-5型实验开发系统界面串口设定对话框器件选择对话框文件下载对话框4.5原理图输入设计方法4.5.374系列宏模块逻辑功能真值表查询4.6keep属性应用

4.6keep属性应用

4.7SignalProbe使用方法4.8Settings设置

（1）修改工程设置。（2）指定HDL设置。（3）指定时序设置。（4）指定编译器设置。（5）指定仿真器设置。（6）指定软件构建设置。（7）指定HardCopy时序设置。4.9适配器Fitter设置4.10HDL版本设置及Analysis&Synthesis功能

Analysis&Synthesis构建单个工程数据库，将所有设计文件集成在设计实体或工程层次结构中。

编译报告窗口和Report窗口的信息区域显示出Analysis&Synthesis生成的任何信息。Status窗口记录工程编译期间在Analysis&Synthesis中处理所花的时间。

4.11ChipPlanner应用

4.11.1ChipPlanner应用实例4.11ChipPlanner应用

4.11.1ChipPlanner应用实例4.11ChipPlanner应用

4.11.2ChipPlanner功能说明

4.11ChipPlanner应用

4.11.2ChipPlanner功能说明

4.11ChipPlanner应用

4.11.3利用ChangeManager检测底层逻辑（1）更改编号。（2）节点名称（NodeName）。（3）更改类型（ChangeType）。（4）旧值（OldValue）。（5）目标值（TargetValue）。（6）当前值（CurrentValue）。（7）用户添加的有关ECO更改的备注。（8）状态（Status）1、待定2、已应用3、无效4、未应用4.12SynplifyPro的应用及其与QuartusII接口4.12.1SynplifyPro设计指南1．启动Synplify4.12SynplifyPro的应用及其与QuartusII接口4.12.1SynplifyPro设计指南2．创建工程4.12SynplifyPro的应用及其与QuartusII接口4.12.1SynplifyPro设计指南3．加入源文件

4．选择顶层文件5．设置工程属性

4.12SynplifyPro的应用及其与QuartusII接口4.12.1SynplifyPro设计指南6．综合前设置约束7．综合8．检测结果4.12SynplifyPro的应用及其与QuartusII接口4.12.2SynplifyPro与QuartusII的接口方法

4.12SynplifyPro的应用及其与QuartusII接口4.12.2SynplifyPro与QuartusII的接口方法

1．Synplify软件路径设置4.12SynplifyPro的应用及其与QuartusII接口4.12.2SynplifyPro与QuartusII的接口方法

2．设置SynplifyPro综合器

习题4-1归纳利用QuartusII进行VHDL文本输入设计的流程：从文件输入一直到SignalTapII测试。4-2由图4-35和图4-36，详细说明工程CNT10的硬件工作情况。4-3如何为设计中的SignalTapII加入独立采样时钟？试给出完整的程序和对它的实测结果。4-4参考Quartus

II的Help，详细说明Assignments菜单中Settings对话框的功能。(1)说明其中的TimingRequirements&Qptions的功能、使用方法和检测途径。(2)说明其中的CompilationProcess的功能和使用方法。(3)说明Analysis&SynthesisSetting的功能和使用方法，以及其中的SynthesisNetlistOptimization的功能和使用方法。(4)说明FitterSettings中的DesignAssistant和Simulator功能，举例说明它们的使用方法。4-5概述Assignments菜单中AssignmentEditor的功能，举例说明。习题4-6用74148和与非门实现8421BCD优先编码器，用三片74139组成一个5-24译码器。4-7用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示。4-8用原理图输入方式设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。4-9基于原理图输入方式，用D触发器构成按循环码(000->001->011->111->101->100->000)规律工作的六进制同步计数器。4-10基于原理图输入方式，应用4位全加器和74374构成4位二进制加法计数器。如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？4-11用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的74163，试完成同样的设计。4-12用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。4-13用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码权重。

实验与设计4-1设计含异步清零和同步加载与时钟使能的计数器

(1)实验目的：

(2)实验原理：

(3)实验内容1：(4)实验内容2：(5)实验内容3：

(6)实验内容4：

(7)实验内容5：

实验与设计(8)实验内容6：

(9)实验内容7：(10)实验报告：

实验与设计4-24选1多路选择器设计实验(1)实验目的：(2)实验内容1：(3)实验内容2：(4)实验内容3：(5)实验报告：对于5E+系统的演示，下载/KX_7C5EE+/EXPERIMENTs/EXP0_MUX41/MUX41B。分别按下或放开键K1，K2，蜂鸣器将发出4种不同声音。实验与设计4-4十六进制7段数码显示译码器设计(1)实验目的：(2)实验原理：

实验与设计(3)实验内容1：

(4)实验内容2：(5)实验内容3：

(6)实验内容4：实验与设计4-5原理图输入法设计8位十进制显示的频率计(1)实验目的：(2)原理说明：(3)实验内容1：(4)实验内容2：(5)实验内容3：5E+系统的演示示例：/KX_7C5EE+/EXPERIMENTs/EXP10_FTEST_6LED/CNT6B。实验与设计4-6数码扫描显示电路设计（1）实验目的：（2）实验原理：

（3）实验内容：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP29_SCAN_LED/SCAN_LED。KX康芯科技【【例6-19】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSCAN_LEDISPORT(CLK:INSTD_LOGIC;SG:OUTSTD_LOGIC_VECTOR(6DOWNTO0);--段控制信号输出

BT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--位控制信号输出

END;ARCHITECTUREoneOFSCAN_LEDISSIGNALCNT8:STD_LOGIC_VECTOR(2DOWNTO0);SIGNALA:INTEGERRANGE0TO15;BEGINP1：PROCESS(CNT8)BEGINCASECNT8ISWHEN"000"=>BT<="00000001";A<=1;WHEN"001"=>BT<="00000010";A<=3;WHEN"010"=>BT<="00000100";A<=5;WHEN"011"=>BT<="00001000";A<=7;WHEN