集成电路第8章I课件

第一节输入缓冲器一、输入缓冲器有两方面作用：1.作为电平转换的接口电路；2.提高输入信号的驱动能力。有些外部输入信号，如时钟信号，需要驱动片内很多电路的输入，对这种大扇入情况需要经过输入缓冲器。二、在CMOSIC中一般可以用两级反相器作输入缓冲器，第一级反相器兼有电平转换的功能。考虑到整机的兼容性，要求CMOSIC能接受TTL电路的输出逻辑电平，标准的TTL电路的逻辑电平为：,。考虑到最坏情况，要求CMOSIC能接受的输入电平范围是这样的电平如果直接送入逻辑电路的输入端，将使CMOS电路不能正常工作。7/21/20231

第一节输入缓冲器要通过输入缓冲器转换成合格的CMOS逻辑电平，再送到其他电路的输入端。可以通过一个专门设计的CMOS反相器实现电平转换，它的逻辑阈值设计在输入高、低电平范围之间，即若，则要求输入级反相器的比例因子为由于，这就要求，也就是说输入级反相器中的NMOS管要取较大的宽长比，这将增加电路的面积。另外，当输入为或时，反相器处在转变区边缘，将引起附加的功耗。7/21/20232

第一节输入缓冲器为了降低输入级反相器的逻辑阈值，而又不使NMOS管宽长比很大，可以采用另一种输入缓冲器电路。在第一级反相器上面增加了一个二极管，用来降低加在反相器上的有效电源电压，从而降低反相器的逻辑阈值。另外增加一个反馈管Mf来改善第一级反相器输出高电平。当时，M2弱导通，使输出高电平降低。这个较差的高电平经过第二级反相器反相后，输出一个较差的低电平，只要这个低电平使Mf导通，靠Mf把第一级的输出电平拉到合格的高电平。第二级反相器的尺寸根据驱动能力的要求设计。7/21/20233

第一节输入缓冲器7/21/20234

第一节输入缓冲器CMOS史密特触发器电路也是实现电平转换的接口电路，它是一种阈值转换电路，当输入信号从低电平向高电平变化时，必须大于阈值V+才能使输出电平下降；当输入信号从高电平向低电平变化时，必须小于阈值电压V-才能使输出电平上升。7/21/20235

第一节输入缓冲器CMOS史密特触发器的正向阈值，或叫正向触发电平其中用史密特触发器作输入级，当接受TTL输入电平时，即使接近或大于NMOS管的阈值，只要，输出就是合格的CMOS高电平。从高电平向低电平变化时的反向阈值，即反向触发电平7/21/20236

第一节输入缓冲器用CMOS史密特触发器作输入缓冲级，可以提高输入噪声容限。对CMOS史密特触发器最大的输入高电平、低电平噪声容限为当采用对称设计时，CMOS史密特触发器有对称的正、反向触发电平，即使输入噪声容限比对称设计的CMOS反相器增大。

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第一节输入缓冲器7/21/20238

第二节输入保护电路一、栅击穿问题MOS晶体管是绝缘栅场效应器件。当栅极加电压时会在栅氧化层中形成一定的电场，电压越高或者栅氧化层越薄，电场强度越大。当上氧化层上的电场超过一定的强度，会引起氧化层击穿，造成MOS器件永久性破坏。引起氧化层本征击穿的电场在范围。若，允许的最大栅压为；若，则由于MOS晶体管的栅极，即集成电路的输入端，会受到外界的各种干扰而形成很高的栅压。由于MOS晶体管栅极和其他电极之间是绝缘的，外界引入的各种杂散电荷将在栅上积累，形成等效栅压，这种静电引起的等效栅压将会造成栅击穿。7/21/20239

第二节输入保护电路一、栅击穿问题例如：一个作为输入端的MOS晶体管，若使等效栅压达到栅击穿电压50V，栅上需要积累的电荷为因此只要很少的电荷就可以引起栅击穿。人体所带的静电荷足以引起上千伏的栅压，因此防止杂散的静电荷引起栅击穿是很重要的。7/21/202310

第二节输入保护电路二、输入保护电路1、为了防止MOSIC中接到芯片输入端的MOS晶体管出现栅击穿，必须在MOSIC的输入端增加保护电路，用来为栅上积累的静电电荷提供放电通路，保护连接输入压点的MOS管的栅。最简单的保护电路是由一个二级管D和一个电阻R组成的。7/21/202311

第二节输入保护电路二、输入保护电路当外界干扰或静电感应使输入端有很高的电压时，高电压可以使二极管击穿。只要设计二极管的击穿电压小于MOS晶体管的栅击穿电压，首先使D击穿，产生的大电流在R上引起压将，从而使加在MOS晶体管栅极的电压降低，防止了栅击穿。电阻R还有限流的作用，防止二极管击穿引起过大的电流而被烧坏。由于干扰信号包括静电引起的输入端高电压都是瞬时的脉冲信号，只要电流不是非常大，二极管不会被烧坏，从而可以继续起保护作用。这种单二极管保护电路非常简单，占用面积也小，但是对于CMOSIC输入级的NMOS和PMOS两个晶体管的栅极不能都有很好的保护作用。7/21/202312

第二节输入保护电路二、输入保护电路2、上图所示可以很好保护NMOS管栅极，但是对PMOS管栅极保护作用较差。若把二极管接在VDD和输入端之间，则对PMOS管栅极保护作用好而对NMOS栅极保护差。因此，CMOSIC中一般都采用双二极管保护电路，用两个二极管和一个电阻构成的保护电路。7/21/202313

第二节输入保护电路二、输入保护电路其中D1是p+n-二极管，D2是n+p-二极管，R是多晶硅电阻。这种保护电路对NMOS管和PMOS管都有很好的保护作用。这种保护电路的缺点是占用面积较大，不仅因为增加了一个二极管，而且为了防止闩锁效应，在两个二极管周围都要增加保护环。7/21/202314CMOS电路版图中的闩锁效应有下图所示的反相器的版图剖面示意图可见，在这个P阱CMOS电路中，以N型衬底为基区，P+源区及漏区为发射区，P阱为集电区形成一个横向的寄生PNP三极管。而以P阱为基区，N+源区及漏区为发射区，N型衬底为集电区又形成一个纵向的寄生NPN三极管。这两个寄生三极管构成了一种PNPN的四层可控硅（SCR）结构，其等效电路图中，Rs、Rw为衬底和P阱的体电阻。7/21/202315

第二节输入保护电路CMOS电路版图中的闩锁效应7/21/202316

第二节输入保护电路CMOS电路版图中的闩锁效应在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象。一旦发生闩锁效应，CMOS电路的电源和地之间就处于近似短路的状态，这势必破坏电路的正常工作。此时只有将电源关断，然后重新接通，电路才可能恢复正常工作。如果这种电流不加限制，最终将使整个电路烧毁。7/21/202317

第二节输入保护电路CMOS电路版图中的闩锁效应产生闩锁效应的基本条件有三个：（1）外界因素使两个寄生三极管的EB结处于大于等于0.7的正向偏置。（2）两个寄生三极管的电流放大倍数乘积大于1：（3）电源所提供的最大电流大于寄生可控硅导通所需要的维持电流Ih。7/21/202318

第二节输入保护电路其中条件（2）的推导如下设外界干扰引起的触发电流使Q1的EB结正偏电压大于≥0.7V。此时Q1导通，若流过Rw产生的压降大于0.7V，就能使Q2也导通，并引起较大的电流，有等效电路可得到如下关系：上式最后的近似是考虑后的结果。由Q2的电流放大特性可知，因外界触发而引起的集电极电流等于若该电流流经电阻Rs时所产生的压降足以保证Q1的导通，则此时就有（考虑到）也即有整理后得到7/21/202319

第二节输入保护电路防止闩锁效应的措施：（1）减小阱区和衬底的寄生电阻Rw和Rs，这样可以减小寄生双极管发射结的正向偏压，防止Q1和Q2导通。（2）降低寄生双极晶体管的增益，增大基区宽度可以降低双极管的增益，如适当加大阱区深度；从版图上保证NMOS和PMOS的有源区之间有足够大的距离。（3）使衬底加反向偏压，即p型衬底接一个负电压而不是地，这样可以降低寄生NPN管的基极电压，使其不易导通。（4）加保护环，这时比较普遍采用的防护措施。保护环起到削弱寄生NPN晶体管和寄生PNP晶体管之间的耦合作用。在NMOS周围增加接地的p+保护环，在PMOS周围增加接Vdd的n+保护环，这会增加面积。7/21/202320

第二节输入保护电路防止闩锁效应的措施：7/21/202321

第二节输入保护电路防止闩锁效应的措施：（5）用外延衬底，在先进的CMOS工艺中，采用p+衬底上有p-外延层的硅片，p-外延层较薄，大约比n阱深几个微米。这样使寄生pnp晶体管的集电极电流主要被p+衬底收集，从而极大减小了寄生NPN晶体管的基极电流，使NPN晶体管失去作用。（6）采用SOICMOS技术是消除闩锁效应的最有效途径。由于SOICMOS器件的有源区完全有二氧化硅包围隔离，不会形成纵向和横向的寄生双极晶体管，从根本上避免了闩锁效应。7/21/202322

第二节输入保护电路防止闩锁效应的措施：7/21/202323

第二节输入保护电路二、输入保护电路3、在CMOSVLSI中还可以用一个栅接地的NMOS管和一个栅接电源的PMOS管共同构成输入保护电路，由于保护电路的MOS管尺寸较大，其源漏区pn结又可以起到二极管保护作用。保护电路MOS管的宽长比（W/L）一般在200以上。7/21/202324

第三节输出缓冲器当一个电路的输出要驱动一个很大的负载电容时，为了保证电路有一定的工作速度，必须使电路的输出既能提供足够大的驱动电流。因为电路的延迟时间可近似用下式表示：在一定负载电容和逻辑摆幅的情况下，要减小电路的延迟时间必须增大MOS管的驱动电流；要增大驱动电流只有增大输出级MOS管的宽长比，而这样将加大前一级的负载电容，影响前一级的工作速度。因此在驱动很大负载电容时，如扇出很大的情况或是接到片外的输出端，需要经过一个输出缓冲器电路或叫输出驱动器7/21/202325

第三节输出缓冲器为了驱动很大的负载电容，可以用反相器链作输出缓冲器，用几级反相器串联，使反相器的尺寸逐级加大。为了使加入缓冲器后的总延迟时间最小，对反相器链需要进行优化设计，也就是确定合适的反相器链的级数以级反相器逐级增大的比例，使反相器的延迟时间最小。

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第三节输出缓冲器各级反相器的尺寸以第一级反相器尺寸为标准归一化，以反相器中的NMOS管为例考虑，PMOS管的宽长比可以取为NMOS管的两倍。取第一级反相器中NMOS管的导电因子为令，则第二级反相器中MOS管的导电因子为：第三级反相器中MOS管的导电因子可表示为：如此递推下去，可以得到一个普通表达式：其中表示第i级反相器中MOS管的宽长比，且有，n为反相器链的级数。7/21/202327

第三节输出缓冲器每级反相器都有它的输入电容和输出电容，这些电容的大小与反相器中MOS管的宽长比有关。反相器的输入电容可近似用下式计算：反相器的输出电容为：尽管MOS晶体管的漏pn结电容不是直接与管子的W有关，但是pn结面积也是与W成正比例的，可以近似认为对第i级反相器，它的负载电容可用下式近似计算其中为第一级反相器的输入电容，即缓冲器的输入电容。7/21/202328

第三节输出缓冲器反相器链中的每一级反相器的延迟时间可近似为其中为第i级反相器中MOS管的导通电阻，R1为第1级反相器中MOS管的导通电阻。把的表达式代入上式得到A是与比例因子无关的常数。N级反相器构成的反相器链的总延迟时间是：7/21/202329

第三节输出缓冲器反相器链优化设计的目标是寻找反相器逐级增大的适当比例，使总延迟时间最小。只有当使反相器链中的反相器应按固定的因子S逐级增大尺寸，即把最终的负载电容看作第n+1级反相器的输入电容，则有因此得到反相器链设计的比例因子7/21/202330

第三节输出缓冲器一般反相器的第一级尺寸按内部电路的尺寸设计，因此是已知的，若知道了最终要驱动的负载电容和反相器链的级数，就可以确定每一级反相器的设计尺寸，即反相器的总延迟时间可以表示为级数n和比例因子S的函数由于MOS晶体管的输入电容比它的输出电容大很多，且S是大于1的比例因子，因此在计算延迟时间时可以忽略第一项7/21/202331

第三节输出缓冲器把S的表达式代入上式求解，可以得到一个n的优化设计结果则采用n级反相器链作驱动器驱动大的负载电容，各个反相器逐级增大e倍，可以使驱动器总的延迟时间最短。要想电路总的延迟时间最小，并不意味着经过的逻辑门的级数最少，而是要使每级逻辑门的负载电容与其驱动能力有一个适当的比例。7/21/202332

第四节脱片输出驱动级对于接到片外的最终输出级反相器的设计，要考虑三方面因素（1）输出要和TTL电路兼容（2）要有足够大的输出驱动能力（3）输出静电保护一、CMOSIC输出与TTL接口设计一般要求CMOSIC的输入出至少能驱动一个TTL门，也就是要求CMOS电路的输出和TTL电路的输入之间满足电平匹配和电流匹配的要求：N是实际扇出系数。7/21/202333

第四节脱片输出驱动级

对标准TTL电路为了使CMOS电路的输出能与TTL电路兼容，对CMOSIC输出级的要求是7/21/202334

第四节脱片输出驱动级由于CMOS电路的逻辑摆幅远大于TTL电路的逻辑摆幅，电平匹配不成问题。输出高电平时的电流匹配要求也很容易满足。为了使输出低电平时满足电流匹配的要求，必须使时有足够大的导通电流。当时，NMOS管处于线性区导通：若要求，则NMOS管的宽长比应为CMOSIC输出驱动一个TTL门的要求是很容易满足的。7/21/202335

第四节脱片输出驱动级二、输出驱动能力设计对于脱片输出级，需要驱动包括压点、封装引线以及印刷电路板的寄生电容，这些电容总和可以达到几十甚至几百PF。驱动这样大的负载电容，需要用反相器链作驱动器。